JPH02210692A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02210692A JPH02210692A JP1031561A JP3156189A JPH02210692A JP H02210692 A JPH02210692 A JP H02210692A JP 1031561 A JP1031561 A JP 1031561A JP 3156189 A JP3156189 A JP 3156189A JP H02210692 A JPH02210692 A JP H02210692A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000002950 deficient Effects 0.000 claims abstract description 80
- 230000015654 memory Effects 0.000 claims description 43
- 230000007547 defect Effects 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
半導体記憶装置に関し、
ワード線／ビット線のブロック間にまたがるような不良
箇所があっても、確実に救済してデータの信頼性を向上
できる半導体記憶装置を提供することを目的とし、 メモリセルに記憶したデータを外部アドレスに従って読
み出すとともに、この読み出しに際してメモリセルの行
又は列のうち少なくとも一方のメモリセルが不良である
とき、そのアドレスを予め記憶手段に記憶し、外部アド
レスと不良アドレスが一致すると、制御手段によりメモ
リセルの行又は列のうち少なくとも一方をスペアセルと
交換するように指令し、スペアセルのデータを外部に読
み出す半導体記憶装置において、隣接する２組のライン
に不良があった場合、１組の不良アドレス情報をもとに
他方の不良ラインの組をも救済するように構成する。
箇所があっても、確実に救済してデータの信頼性を向上
できる半導体記憶装置を提供することを目的とし、 メモリセルに記憶したデータを外部アドレスに従って読
み出すとともに、この読み出しに際してメモリセルの行
又は列のうち少なくとも一方のメモリセルが不良である
とき、そのアドレスを予め記憶手段に記憶し、外部アド
レスと不良アドレスが一致すると、制御手段によりメモ
リセルの行又は列のうち少なくとも一方をスペアセルと
交換するように指令し、スペアセルのデータを外部に読
み出す半導体記憶装置において、隣接する２組のライン
に不良があった場合、１組の不良アドレス情報をもとに
他方の不良ラインの組をも救済するように構成する。
本発明は、半導体記憶装置に係り、詳しくは、メモリセ
ルについて冗長構成を採用している半導体記憶装置に関
する。
ルについて冗長構成を採用している半導体記憶装置に関
する。
メモリＬＳＩの高密度化、大容量化に伴って、チップ全
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばＳＲＡＭに
おいても１６にビットから不良救済回路を内蔵した冗長
構成（リダンダンシイ： ｒｅｄｕｎｄａｎｃｙ）を採
用する素子が現れ始めた。
体が無欠陥であることを期待するのは次第に困難になり
つつある。そのため、半導体メモリ、例えばＳＲＡＭに
おいても１６にビットから不良救済回路を内蔵した冗長
構成（リダンダンシイ： ｒｅｄｕｎｄａｎｃｙ）を採
用する素子が現れ始めた。
そして６４にビット以上のＳＲＡＭでは冗長構成の採用
は一般的になりつつある。
は一般的になりつつある。
すなわち、メモリチップの製造歩留りを実用的水準以上
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルを予めチップ内に配置する方法が用い
られる。このようなメモリ構成は冗長構成と称される。
に保つことは、記憶容量の増大に伴って難しくなる。こ
の歩留り低下の主原因である欠陥メモリセルを救済する
ために、欠陥メモリセルを回路的に置換することができ
る予備メモリセルを予めチップ内に配置する方法が用い
られる。このようなメモリ構成は冗長構成と称される。
近時は、ＳＲＡＭに限らず、ＤＲＡＭＳＥＰＲＯＭ、マ
スクＲＯＭにもメモリセルの冗長が要求されている。
スクＲＯＭにもメモリセルの冗長が要求されている。
〔従来の技術〕
従来の冗長構成を採用した半導体メモリ、例えばＳＲＡ
Ｍとしては、第４図に示すようなものが知られている。
Ｍとしては、第４図に示すようなものが知られている。
同図において、１はメモリセルであり、ワード線および
ビット線の交点に多数のセルが配置されている。メモリ
セル１の側方にはワード線およびビット線の方向に沿っ
て２つのスペアセル２．３が設けられており、メモリセ
ル１の欠陥セルを救済する単位はワード線およびビット
線に沿った一行、−列のライン（メモリセル配列）で、
これを置換するためにスペアセル２．３には通常、数本
の予備ラインが用意されている。欠陥セルＦを含むライ
ン（以下、欠陥ラインという）１ｘと予備ラインとの置
換は、通常、予備ラインを選択する不良アドレス記憶部
４にメモリセル１の不良アドレス（欠陥アドレス）を登
録することで行われる。
ビット線の交点に多数のセルが配置されている。メモリ
セル１の側方にはワード線およびビット線の方向に沿っ
て２つのスペアセル２．３が設けられており、メモリセ
ル１の欠陥セルを救済する単位はワード線およびビット
線に沿った一行、−列のライン（メモリセル配列）で、
これを置換するためにスペアセル２．３には通常、数本
の予備ラインが用意されている。欠陥セルＦを含むライ
ン（以下、欠陥ラインという）１ｘと予備ラインとの置
換は、通常、予備ラインを選択する不良アドレス記憶部
４にメモリセル１の不良アドレス（欠陥アドレス）を登
録することで行われる。
メモリセル１のワード線もスペアセル２のワード線も共
に同一のロウデコーダ５に接続され、同様にビット線に
ついてもメモリセル１およびスペアセル３が同一のコラ
ムデコーダ６に接続される。
に同一のロウデコーダ５に接続され、同様にビット線に
ついてもメモリセル１およびスペアセル３が同一のコラ
ムデコーダ６に接続される。
そして、外部からアドレス信号がアドレスバッファ７に
入力すると、このアドレス信号はアドレス比較回路８に
も送出°され、アドレス比較回路８において外部アドレ
スと予め記憶（登録）しておいた不良アドレスとが比較
され、両者が一致すると一致信号が制御回路９に出力さ
れる。制御回路９はこの一致信号に基づいて欠陥ライン
ＩＸをスペアセル２又はスペアセル３のラインと交換す
るようなデコード信号をロウデコーダ５およびコラムデ
コーダ６に出力する。これにより、不良であうたメモリ
セル１のワード線又はビット線がスペアセル２．３のラ
インと交換され、その交換されたラインのデータは入出
力アンプｌＯを介して外部に出力される。なお、不良箇
所（欠陥セルＦ）が無い場合は通常通り外部アドレスを
デコードしてメモリセルｌのデータが読み出される。
入力すると、このアドレス信号はアドレス比較回路８に
も送出°され、アドレス比較回路８において外部アドレ
スと予め記憶（登録）しておいた不良アドレスとが比較
され、両者が一致すると一致信号が制御回路９に出力さ
れる。制御回路９はこの一致信号に基づいて欠陥ライン
ＩＸをスペアセル２又はスペアセル３のラインと交換す
るようなデコード信号をロウデコーダ５およびコラムデ
コーダ６に出力する。これにより、不良であうたメモリ
セル１のワード線又はビット線がスペアセル２．３のラ
インと交換され、その交換されたラインのデータは入出
力アンプｌＯを介して外部に出力される。なお、不良箇
所（欠陥セルＦ）が無い場合は通常通り外部アドレスを
デコードしてメモリセルｌのデータが読み出される。
しかしながら、このような従来の半導体記憶装置にあっ
ては、不良アドレス記憶部４に記憶する不良アドレスが
ワード線あるいはビット線をブロック単位（詳しくは１
対）で指定するものであり、そのため第５図に示すよう
にアドレス構成ビットのうち最下位ビットは記憶しない
ものとなっていたことから、不良箇所が２つのブロック
にまたがっていると、不良を救済できず、データの信顛
性が低下するという問題点があった。
ては、不良アドレス記憶部４に記憶する不良アドレスが
ワード線あるいはビット線をブロック単位（詳しくは１
対）で指定するものであり、そのため第５図に示すよう
にアドレス構成ビットのうち最下位ビットは記憶しない
ものとなっていたことから、不良箇所が２つのブロック
にまたがっていると、不良を救済できず、データの信顛
性が低下するという問題点があった。
すなわち、第６図に示すようにメモリセルｌのワード線
ＷＤＯ〜ＷＤ３・・・・・・があるとき、１つのブロッ
クＢＬｉを構成するワード線ＷＤＯ１ＷＤ１に不良箇所
Ｆが存在、（例えば、ごみ等の付着によるショートが考
えられる）していた場合であれば、単一のブロックＢＬ
ｉであるから不良アドレス記憶部４に記憶される最下位
ビットを含まない不良アドレスで救済できるが、第７図
に示すように不良箇所Ｆが２つのブロックＢ Ｌ ｉ
、 Ｂ Ｌ ｔｅｌにまたがっているような場合は、ブ
ロック単位の不良アドレスでは救済できない、また、第
８図に示すようにブロック単位を４本を「−組」 （１
ブロツク）として指定したような場合で不良箇所Ｆが２
つのブロックＢＬｉ％ＢＬ！。１にまたがっているとき
も同様に救済できない。
ＷＤＯ〜ＷＤ３・・・・・・があるとき、１つのブロッ
クＢＬｉを構成するワード線ＷＤＯ１ＷＤ１に不良箇所
Ｆが存在、（例えば、ごみ等の付着によるショートが考
えられる）していた場合であれば、単一のブロックＢＬ
ｉであるから不良アドレス記憶部４に記憶される最下位
ビットを含まない不良アドレスで救済できるが、第７図
に示すように不良箇所Ｆが２つのブロックＢ Ｌ ｉ
、 Ｂ Ｌ ｔｅｌにまたがっているような場合は、ブ
ロック単位の不良アドレスでは救済できない、また、第
８図に示すようにブロック単位を４本を「−組」 （１
ブロツク）として指定したような場合で不良箇所Ｆが２
つのブロックＢＬｉ％ＢＬ！。１にまたがっているとき
も同様に救済できない。
これは、従来、メモリチップの冗長構成による救済はブ
ロック単位で行うことである程度の実用的水準を保つと
いう要請の下で行われていたのであるが、最近は製造歩
留りの高い水準が要求される傾向にあり、ブロック間の
不良救済も図る必要が求められていることによる。なお
、上記不具合はビット線についても全く同様である。
ロック単位で行うことである程度の実用的水準を保つと
いう要請の下で行われていたのであるが、最近は製造歩
留りの高い水準が要求される傾向にあり、ブロック間の
不良救済も図る必要が求められていることによる。なお
、上記不具合はビット線についても全く同様である。
一方、このようなブロック間にまたがる不良救済を図る
ものとして、例えば第９図に示すようなものも考えられ
ている。第９図では不良アドレス記憶部４の他に不良ア
ドレスの最下位ビットを記憶する第２の不良アドレス記
憶部２１が設けられるとともに、第２の不良アドレス記
憶部２１の記憶情報に基づいて以後の冗長処理が行われ
る。したがって、不良アドレスは第１０図に示すように
最下位ビットを含んで全てのビットが記憶され、メモリ
セル１におけるワード線又はビット線が１つずつ特定で
きるようになっている。不良アドレス記憶部４および第
２の不良アドレス記憶部２１の出力はアドレス比較回路
２２に入力されており、アドレス比較回路２２は外部ア
ドレスと不良アドレスの全ビットが一致したとき一致信
号を制御回路２３に出力する。制御回路２３は一致信号
に基づいて欠陥ライン１ｘをスペアセル２又はスペアセ
ル３の単独の１つのラインと交換するようなデコード信
号をロウデコーダ５およびコラムデコーダ６に出力する
。
ものとして、例えば第９図に示すようなものも考えられ
ている。第９図では不良アドレス記憶部４の他に不良ア
ドレスの最下位ビットを記憶する第２の不良アドレス記
憶部２１が設けられるとともに、第２の不良アドレス記
憶部２１の記憶情報に基づいて以後の冗長処理が行われ
る。したがって、不良アドレスは第１０図に示すように
最下位ビットを含んで全てのビットが記憶され、メモリ
セル１におけるワード線又はビット線が１つずつ特定で
きるようになっている。不良アドレス記憶部４および第
２の不良アドレス記憶部２１の出力はアドレス比較回路
２２に入力されており、アドレス比較回路２２は外部ア
ドレスと不良アドレスの全ビットが一致したとき一致信
号を制御回路２３に出力する。制御回路２３は一致信号
に基づいて欠陥ライン１ｘをスペアセル２又はスペアセ
ル３の単独の１つのラインと交換するようなデコード信
号をロウデコーダ５およびコラムデコーダ６に出力する
。
以上の構成において、いま第１１図に示すようにメモリ
セル１のワード線ＷＤＩ、ＷＤ２にまたがるように不良
箇所Ｆがあった場合、ＷＤＩ、ＷＤ２の２つのアドレス
が全ビットを含んで不良アドレス記憶部４および第２の
不良アドレス記憶部２１に記憶される。そして、アドレ
ス比較回路２２により外部アドレスがこれらのワード線
ＷＤＩ、ＷＤ２のアドレスと一致したことが検出される
と、−致信号が制御回路２３に出力されたワード線ＷＤ
Ｉ、ＷＤ２のラインがスペアセル２に置き換えられてデ
ータの救済が行われる。
セル１のワード線ＷＤＩ、ＷＤ２にまたがるように不良
箇所Ｆがあった場合、ＷＤＩ、ＷＤ２の２つのアドレス
が全ビットを含んで不良アドレス記憶部４および第２の
不良アドレス記憶部２１に記憶される。そして、アドレ
ス比較回路２２により外部アドレスがこれらのワード線
ＷＤＩ、ＷＤ２のアドレスと一致したことが検出される
と、−致信号が制御回路２３に出力されたワード線ＷＤ
Ｉ、ＷＤ２のラインがスペアセル２に置き換えられてデ
ータの救済が行われる。
ここで、第７図に示す不良の場合は２つのブロックＢ
Ｌ １ ｓ Ｂ Ｌ−＊ 、＋にまたがるために救済が
できないのであるが、第９図の例では両ブロックにまた
がるショートのような場合であっても不良アドレスの全
ビットを記憶しているため、ワード線ＷＤＩ、ＷＤ２が
１つずつ特定され、スペアセル２のラインと交換される
。
Ｌ １ ｓ Ｂ Ｌ−＊ 、＋にまたがるために救済が
できないのであるが、第９図の例では両ブロックにまた
がるショートのような場合であっても不良アドレスの全
ビットを記憶しているため、ワード線ＷＤＩ、ＷＤ２が
１つずつ特定され、スペアセル２のラインと交換される
。
しかしながら、第９図の例であっても、ＢＬｉとＢＬｉ
、、という２つのブロック（つまり、２組）は指定して
救済できるが、第１２図のようにＢｔ、ｔ、ＢＬｔ、＋
とＢＬｉ−！ 、ＢＬｉ−ｓという４組に関連するブ
ロックにまたがる救済は行うことができず、仮りに、行
えたとしてもＢＬＩ−ＢＬｉ。
、、という２つのブロック（つまり、２組）は指定して
救済できるが、第１２図のようにＢｔ、ｔ、ＢＬｔ、＋
とＢＬｉ−！ 、ＢＬｉ−ｓという４組に関連するブ
ロックにまたがる救済は行うことができず、仮りに、行
えたとしてもＢＬＩ−ＢＬｉ。
、までの４組を指定しなければならず、これは現実には
困難で解決されていないという問題点かあった。
困難で解決されていないという問題点かあった。
そこで本発明は、ワード線／ビット線のブロック間にま
たがるような不良箇所があっても、確実に救済してデー
タの信軌性を向上できる半導体記憶装置を提供すること
を目的としている。
たがるような不良箇所があっても、確実に救済してデー
タの信軌性を向上できる半導体記憶装置を提供すること
を目的としている。
本発明による半導体記憶装置は上記目的達成のため、メ
モリセルに記憶したデータを外部アドレスに従って読み
出すとともに、この読み出しに際してメモリセルの行又
は列のうち少なくとも一方のメモリセルが不良であると
き、そのアドレスを予め記憶手段に記憶し、外部アドレ
スと不良アドレスが一致すると、制御手段によりメモリ
セルの行又は列のうち少なくとも一方をスペアセルと交
換するように指令し、スペアセルのデータを外部に読み
出す半導体記憶装置において、隣接する２組のラインに
不良があった場合、１組の不良アドレス情報をもとに他
方の不良ラインの組をも救済するように構成する。
モリセルに記憶したデータを外部アドレスに従って読み
出すとともに、この読み出しに際してメモリセルの行又
は列のうち少なくとも一方のメモリセルが不良であると
き、そのアドレスを予め記憶手段に記憶し、外部アドレ
スと不良アドレスが一致すると、制御手段によりメモリ
セルの行又は列のうち少なくとも一方をスペアセルと交
換するように指令し、スペアセルのデータを外部に読み
出す半導体記憶装置において、隣接する２組のラインに
不良があった場合、１組の不良アドレス情報をもとに他
方の不良ラインの組をも救済するように構成する。
本発明では、隣接する２＃Ｊｌのラインに不良があった
場合、１１１の不良アドレス情報をもとに他方の不良ラ
インの組の救済も行われる。
場合、１１１の不良アドレス情報をもとに他方の不良ラ
インの組の救済も行われる。
したがって、メモリセルの行又は列のうち複数のブロッ
ク間にまたがるような不良箇所があっても、メモリセル
の特定の欠陥ラインが確実に特定され、不良箇所が確実
に救済される。
ク間にまたがるような不良箇所があっても、メモリセル
の特定の欠陥ラインが確実に特定され、不良箇所が確実
に救済される。
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体記憶装置の第１実施例
を示す図であり、特に本発明をＳＲＡＭに適用した例で
ある。第１図はＳＲＡＭの全体構成図であり、本実施例
の説明に当り、第４図に示した従来例と同一構成部分に
は同一符号を付して重複説明を省略する。
を示す図であり、特に本発明をＳＲＡＭに適用した例で
ある。第１図はＳＲＡＭの全体構成図であり、本実施例
の説明に当り、第４図に示した従来例と同一構成部分に
は同一符号を付して重複説明を省略する。
第１図において、本実施例が従来例と異なるのは、従来
と同様の不良アドレス記憶部４の他に加算器３１が設け
られ、加算器３１は不良アドレス記憶部４に記憶された
アドレスを＋〔１〕してアドレス比較回路２２に出力す
る。したがって、不良アドレス記憶部４のアドレスと、
加算器３１によって十〔１〕したアドレスとのどちらか
のアドレスが外部アドレスと一致したとき、制御信号が
発生して欠陥ライン１ｘがスペアセル２又は３と交換さ
れる。上記不良アドレス記憶部４および加算器３１は記
憶手段３２を構成する。
と同様の不良アドレス記憶部４の他に加算器３１が設け
られ、加算器３１は不良アドレス記憶部４に記憶された
アドレスを＋〔１〕してアドレス比較回路２２に出力す
る。したがって、不良アドレス記憶部４のアドレスと、
加算器３１によって十〔１〕したアドレスとのどちらか
のアドレスが外部アドレスと一致したとき、制御信号が
発生して欠陥ライン１ｘがスペアセル２又は３と交換さ
れる。上記不良アドレス記憶部４および加算器３１は記
憶手段３２を構成する。
以上の構成において、不良アドレス記憶部４が第２図（
ａ）に示すように全ビットを記憶することにより、１本
を１組とした場合の救済を行うことができる。また、第
２図（ｂ）に示すように２本を１組として指定し、加算
器３１でアドレスを＋（１）すると２組のブロックにま
たがる不良を救済できる。さらに、第２図（Ｃ）に示す
ように４本を一組として指定し、加算器３１でアドレス
を＋［１）すると同様に２ｍのブロックにまたがる不良
を救済できる。このように、１〜複数本を１組として不
良アドレス記憶部４でそのＩＭｉを指定し、加算器３１
によって別のもう１Ａｌｌを指定することで、ブロック
内の不良は勿論、ブロック間の不良も救済できる。なお
、加算器３１の加算は＋〔１〕でなく、＋〔ｎ〕として
もよい（ｎは整数）。
ａ）に示すように全ビットを記憶することにより、１本
を１組とした場合の救済を行うことができる。また、第
２図（ｂ）に示すように２本を１組として指定し、加算
器３１でアドレスを＋（１）すると２組のブロックにま
たがる不良を救済できる。さらに、第２図（Ｃ）に示す
ように４本を一組として指定し、加算器３１でアドレス
を＋［１）すると同様に２ｍのブロックにまたがる不良
を救済できる。このように、１〜複数本を１組として不
良アドレス記憶部４でそのＩＭｉを指定し、加算器３１
によって別のもう１Ａｌｌを指定することで、ブロック
内の不良は勿論、ブロック間の不良も救済できる。なお
、加算器３１の加算は＋〔１〕でなく、＋〔ｎ〕として
もよい（ｎは整数）。
一方、従来例の問題点として挙げた第１２図のような場
合を救済するには、第３図に示すように不良アドレス記
憶部４および加算器３１によって４本を１組とし、これ
を＋〔１〕だけ加算した組合せのものを２組指定してや
れば不良救済を行うことができる。なお、説明の都合上
上記各組のアドレスは記憶部１、記憶部２（不良アドレ
ス記憶部４の内部構成に対応）とそれぞれに付く加算器
に分けて図示している。
合を救済するには、第３図に示すように不良アドレス記
憶部４および加算器３１によって４本を１組とし、これ
を＋〔１〕だけ加算した組合せのものを２組指定してや
れば不良救済を行うことができる。なお、説明の都合上
上記各組のアドレスは記憶部１、記憶部２（不良アドレ
ス記憶部４の内部構成に対応）とそれぞれに付く加算器
に分けて図示している。
このように、本実施例では１ブロツクを指定すると自動
的に他のブロックも指定でき、特に４つのブロックにま
たがるような不良であっても確実に救済することができ
る。
的に他のブロックも指定でき、特に４つのブロックにま
たがるような不良であっても確実に救済することができ
る。
なお、上記実施例ではワード線の不良救済を例としてい
るが、ビット線をスペアセルと交換する場合でも同様の
効果が得られるのは勿論である。
るが、ビット線をスペアセルと交換する場合でも同様の
効果が得られるのは勿論である。
また、本発明の適用はＳＲＡＭに限るものではなく、他
の半導体メモリ、例えばＤＲＡＭ、ＥＰＲＯＭ、マスク
ＲＯＭ等の冗長構成を有するものにも適用できる。但し
、マスクＲＯＭ等についてはスペアセルはメモリセルと
別系統にしてデコードする必要である。
の半導体メモリ、例えばＤＲＡＭ、ＥＰＲＯＭ、マスク
ＲＯＭ等の冗長構成を有するものにも適用できる。但し
、マスクＲＯＭ等についてはスペアセルはメモリセルと
別系統にしてデコードする必要である。
本発明によれば、メモリセルのワード線／ビット線のブ
ロック間にまたがるような不良箇所があっても、確実に
スペアセルと交換して救済することができ、データの信
顧性を向上させることができる。
ロック間にまたがるような不良箇所があっても、確実に
スペアセルと交換して救済することができ、データの信
顧性を向上させることができる。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその構成図、 第２図はそのワード線の不良救済を説明する図、第３図
はそのワード線の他の不良救済を説明する図、 第４〜８図は従来のＳＲＡＭを示す図であり、第４図は
その構成図、 第５図はその不良アドレスの記憶ビットを示す図、 第６図はその１つのブロックにおけるワード線の不良箇
所を説明する図、 第７図はその２つのブロックにまたがるワード線の不良
箇所を説明する図、 第８図はその２つのブロックにまたがるワード線の他の
不良箇所を説明する図、 第９〜１２図は従来の他のＳＲＡＭを示す図であり、 第９図はその構成図、 第１０図はその不良アドレスの記憶ビットを示す図、 第１１図はそのワード線の救済箇所を説明する図、第１
２図はそのワード線の他の救済箇所を説明する図である
。 ２．３・・・・・・スペアセル、 ４・・・・・・不良アドレス記憶部、 ５・・・・・・ロウデコーダ、 ６・・・・・・コラムデコーダ、 ７・・・・・・アドレスバッファ、 ８・・・・・・アドレス比較回路、 １０・・・・・・入出力アンプ、 ２１・・・・・・第２の不良アドレス記憶部、２２・・
・・・・アドレス比較回路、 ２３・・・・・・制御回路、 ３１・・・・・・加算器、 ３２・・・・・・記憶手段。 １・・・・・・メモリセル、 一実施例のワード線の他の不良救済を説明する図第３図 記憶部に記憶する 記憶しない 従来のＳＲＡＭの不良アドレスの記憶ビットを示す図第
５図 従来のＳＲＡＭの１つのブロックにおけるワード線の不
良箇所を説明する図 第６図 ビット線 第 図 従来の他のＳＲＡＭの不良アドレスの記憶ビットを示す
医用１０図 第 図 従来の他のＳＲＡＭのワード線の救済箇所を説明する図
第１１図 従来の他のＳＲＡＭのワード線の他の救済箇所を説明す
る図第１２図
示す図であり、 第１図はその構成図、 第２図はそのワード線の不良救済を説明する図、第３図
はそのワード線の他の不良救済を説明する図、 第４〜８図は従来のＳＲＡＭを示す図であり、第４図は
その構成図、 第５図はその不良アドレスの記憶ビットを示す図、 第６図はその１つのブロックにおけるワード線の不良箇
所を説明する図、 第７図はその２つのブロックにまたがるワード線の不良
箇所を説明する図、 第８図はその２つのブロックにまたがるワード線の他の
不良箇所を説明する図、 第９〜１２図は従来の他のＳＲＡＭを示す図であり、 第９図はその構成図、 第１０図はその不良アドレスの記憶ビットを示す図、 第１１図はそのワード線の救済箇所を説明する図、第１
２図はそのワード線の他の救済箇所を説明する図である
。 ２．３・・・・・・スペアセル、 ４・・・・・・不良アドレス記憶部、 ５・・・・・・ロウデコーダ、 ６・・・・・・コラムデコーダ、 ７・・・・・・アドレスバッファ、 ８・・・・・・アドレス比較回路、 １０・・・・・・入出力アンプ、 ２１・・・・・・第２の不良アドレス記憶部、２２・・
・・・・アドレス比較回路、 ２３・・・・・・制御回路、 ３１・・・・・・加算器、 ３２・・・・・・記憶手段。 １・・・・・・メモリセル、 一実施例のワード線の他の不良救済を説明する図第３図 記憶部に記憶する 記憶しない 従来のＳＲＡＭの不良アドレスの記憶ビットを示す図第
５図 従来のＳＲＡＭの１つのブロックにおけるワード線の不
良箇所を説明する図 第６図 ビット線 第 図 従来の他のＳＲＡＭの不良アドレスの記憶ビットを示す
医用１０図 第 図 従来の他のＳＲＡＭのワード線の救済箇所を説明する図
第１１図 従来の他のＳＲＡＭのワード線の他の救済箇所を説明す
る図第１２図
Claims (1)
- 【特許請求の範囲】 メモリセルに記憶したデータを外部アドレスに従って読
み出すとともに、 この読み出しに際してメモリセルの行又は列のうち少な
くとも一方のメモリセルが不良であるとき、 そのアドレスを予め記憶手段に記憶し、 外部アドレスと不良アドレスが一致すると、制御手段に
よりメモリセルの行又は列のうち少なくとも一方をスペ
アセルと交換するように指令し、スペアセルのデータを
外部に読み出す半導体記憶装置において、 隣接する２組のラインに不良があった場合、１組の不良
アドレス情報をもとに他方の不良ラインの組をも救済す
ることを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031561A JP2540201B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体記憶装置 |
| DE1990632844 DE69032844T2 (de) | 1989-01-31 | 1990-01-30 | Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen |
| EP19900300935 EP0383452B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| EP95111838A EP0686980B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| KR9001096A KR930001657B1 (en) | 1989-01-31 | 1990-01-31 | Semiconductor memory device having means for replacing defective memory cells |
| US07/794,705 US5179536A (en) | 1989-01-31 | 1991-11-20 | Semiconductor memory device having means for replacing defective memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031561A JP2540201B2 (ja) | 1989-02-10 | 1989-02-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210692A true JPH02210692A (ja) | 1990-08-22 |
| JP2540201B2 JP2540201B2 (ja) | 1996-10-02 |
Family
ID=12334590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031561A Expired - Fee Related JP2540201B2 (ja) | 1989-01-31 | 1989-02-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540201B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07262793A (ja) * | 1994-02-23 | 1995-10-13 | Sgs Thomson Microelectron Sa | 冗長メモリ要素選択回路および該回路を備えたフラッシュｅｅｐｒｏｍメモリ |
| US5703817A (en) * | 1995-11-17 | 1997-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208798A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electron Corp | 記憶装置 |
| JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1989
- 1989-02-10 JP JP1031561A patent/JP2540201B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01208798A (ja) * | 1988-02-15 | 1989-08-22 | Matsushita Electron Corp | 記憶装置 |
| JPH02192092A (ja) * | 1989-01-19 | 1990-07-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07262793A (ja) * | 1994-02-23 | 1995-10-13 | Sgs Thomson Microelectron Sa | 冗長メモリ要素選択回路および該回路を備えたフラッシュｅｅｐｒｏｍメモリ |
| US5703817A (en) * | 1995-11-17 | 1997-12-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540201B2 (ja) | 1996-10-02 |
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