KR20090066479A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 GIDL(Gate Induced Drain Leakage) 및 기생 캐패시턴스(Parasitic Capacitance)를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 활성영역을 한정하는 소자분리막을 구비하며, 상기 활성영역이 리세스되고, 상기 활성영역에서의 채널 예정 영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트 측벽 및 이에 인접한 리세스된 활성영역 부분 상에 형성된 게이트 스페이서; 상기 게이트 스페이서 아래의 활성영역 부분 내에 형성된 LDD 영역; 상기 게이트 스페이서를 포함한 게이트 양측의 활성영역 부분 내에 형성된 접합 영역; 및 상기 접합 영역 상에 형성된 랜딩플러그;를 포함한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, GIDL (Gate Induced Drain Leakage) 및 기생 캐패시턴스(Parasitic Capacitance)를 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라 회로 내에 구비되는 패턴들의 크기가 감소되고 있으며, 이러한 경향에 부합해서, 소자 특성의 감소를 막기 위한 다양한 구조 및 공정 기술들이 적용 및 개발되고 있다.
예컨대, 반도체 소자의 고집적화에 따라 게이트 폭이 감소되고 있으며, 이로 인해, 채널 길이가 감소되어, 문턱전압(Vt)이 급격하게 줄어드는 단채널효과(Short Channel Effect)가 발생하게 되었다. 이에, 상기 단채널효과를 방지하기 위한 하나의 예로서 LDD(Lightly Doped Drain) 영역을 형성하게 되었다. 또한, 서브-100㎚급 이하 레벨의 반도체 소자의 경우는 채널 길이가 더욱 감소된 것으로 인해 상기 LDD 영역의 형성만으로 단채널효과의 억제가 어렵게 되었다. 따라서, 상기 서브-100㎚급 이하 레벨의 고집적 반도체 소자에서 요구되는 문턱전압(Vt)을 구현하고자, 기 존의 평면(planar) 채널을 갖는 트랜지스터 구조 대신에 리세스 채널을 갖는 트랜지스터 구조가 제안되었다.
상기 리세스 채널을 갖는 트랜지스터는, 활성영역의 채널 예정 영역을 리세스한 후, 상기 리세스된 활성영역의 채널 예정 영역 상에 게이트를 형성한 구조를 갖는다. 이러한 리세스 채널을 갖는 트랜지스터는 평면 채널을 갖는 기존 트랜지스터와 비교해서, 동일 면적에서 더 긴 채널 길이를 가지며, 이에 따라, 효과적으로 단채널효과를 억제할 수 있다. 특히, 상기 리세스 채널을 갖는 트랜지스터는 낮은 접합 전계(low junction field)와 긴 채널 길이를 가지므로, 소자의 마진(margin) 개선에 획기적인 역할을 할 수 있다.
그러나, 상기 리세스 채널을 갖는 트랜지스터는 게이트와 LDD 영역간 오버랩 면적이 크기 때문에 평면 채널을 갖는 기존 트랜지스터에 비해 GIDL(Gate Induced Drain Leakage)이 커지는 문제가 있다.
도 1은 종래의 리세스 채널을 갖는 트랜지스터를 도시한 단면도이다. 도시된 바와 같이, GIDL은 리세스 부위의 측벽 상단부에서 주로 발생된다. 이는 LDD 영역의 높은 도핑과 랜딩플러그로부터의 도펀트의 외방 확산(out diffusion)이 리세스 부위 측벽 상단부에서의 게이트절연막(도시안됨)의 취약부와 복합적으로 작용하여 발생되는 것이다. 상기 GIDL은 패싱 게이트(112)와의 사이에서도 발생되며, 이 또한 누설 증가의 요인이 되어, 소자의 리프레쉬 특성을 열화시키게 된다.
도 1에서, 도면부호 108은 LDD 영역을 포함한 접합 영역을, 110은 리세스 게이트를, A는 GIDL의 주요 발생 지점을, 그리고, B는 패싱 게이트(112)에 의한 GIDL 발생 지점을 각각 나타낸다.
또한, 상기 리세스 채널을 갖는 트랜지스터는 평면 채널을 갖는 기존 트랜지스터에 비해 구조적인 원인에 의해 게이트와 비트라인 사이, 및, 게이트와 스토리지 노드 콘택 사이의 기생 캐패시턴스가 증가되기 때문에 상대적으로 센싱 마진이 저하되는 문제가 있다.
한편, 상기 GIDL이 커지는 문제 및 기생 캐패시턴스가 증가하는 문제는 산화(oxidation)의 방향성을 이용하여 리세스 부위 측벽의 게이트산화막 두께를 두껍게 하는 방법에 의해 해결될 수 있다. 그러나, 이 방법의 경우는 유효 산화막 두께(effective oxide thickness) 증가가 유발되어 전류의 감소 현상이 일어나므로, 실질적으로 그 이용이 곤란하다.
또한, 상기 GIDL이 커지는 문제 및 기생 캐패시턴스가 증가하는 문제는 랜딩플러그의 농도를 감소시키는 방법에 의해 해결될 수 있다. 이 방법은 상기 랜딩플러그로부터의 도펀트의 외방 확산이 억제됨으로써 전계가 감소되는 원리를 이용한 것이다. 그러나, 이 방법의 경우는 GIDL은 억제할 수 있겠지만, 접합면의 농도 감소로 인해 공핍(depletion) 폭이 증가되고, 이로 인해, 접합 누설 증가 및 저항 증가가 일어나므로, 이 방법 또한 실질적으로 그 이용이 곤란하다.
본 발명은 GIDL 및 기생 캐패시턴스를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 견지에서, 반도체 소자는, 활성영역을 한정하는 소자분리막을 구비하며, 상기 활성영역이 리세스되고, 상기 활성영역에서의 채널 예정 영역에 홈이 형성된 반도체 기판; 상기 홈 상에 형성된 게이트; 상기 게이트 측벽 및 이에 인접한 리세스된 활성영역 부분 상에 형성된 게이트 스페이서; 상기 게이트 스페이서 아래의 활성영역 부분 내에 형성된 LDD 영역; 상기 게이트 스페이서를 포함한 게이트 양측의 활성영역 부분 내에 형성된 접합 영역; 및 상기 접합 영역 상에 형성된 랜딩플러그;를 포함한다.
상기 활성영역의 리세스 깊이는 200∼1000Å이다.
상기 랜딩플러그는, 상기 리세스된 활성영역 부분에 매립된 제1도전물질과, 상기 제1도전물질 상의 상기 게이트들 사이 부분에 매립된 제2도전물질의 적층 구조로 이루어진다.
상기 제1도전물질 및 제2도전물질은 도핑된 폴리실리콘막을 포함한다.
상기 도핑된 폴리실리콘막으로 이루어진 제1도전물질은 상기 도핑된 폴리실리콘막으로 이루어진 제2도전물질 보다 낮은 도핑 농도를 갖는다.
다른 견지에서, 반도체 소자의 제조방법은, 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역의 표면 내에 LDD 영역을 형성하는 단계; 상기 활성영역의 채널 예정 영역에 저면이 상기 LDD 영역의 저면 보다 아래에 위치하도록 홈을 형성하는 단계; 상기 홈 상에 게이트를 형성하는 단계; 상기 홈의 측면 상단부에 접한 LDD 영역 부분을 리세스하는 단계; 상기 게이트 측벽 및 이에 인접한 리세스된 LDD 영역 상에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 포함한 게이트 양측의 상기 리세스된 LDD 영역을 포함한 활성영역 내에 접합 영역을 형성하는 단계; 및 상기 접합 영역 상에 랜딩플러그를 형성하는 단계;를 포함한다.
상기 LDD 영역의 리세스 깊이는 200∼1000Å으로 한다.
상기 랜딩플러그는, 리세스된 활성영역 부분에 매립된 제1도전물질과, 상기 제1도전물질 상의 상기 게이트들 사이 부분에 매립된 제2도전물질의 적층 구조로 형성한다.
상기 제1도전물질 및 제2도전물질은 도핑된 폴리실리콘막으로 형성한다.
상기 도핑된 폴리실리콘막으로 이루어진 제1도전물질은 상기 도핑된 폴리실리콘막으로 이루어진 제2도전물질 보다 낮은 도핑 농도를 갖도록 형성한다.
본 발명은, GIDL이 주로 발생하는 지역을 식각을 통해 제거해주고, 상기 지역에 게이트 스페이서를 형성해줌으로써,GIDL이 발생되는 것을 효과적으로 감소시킬 수 있으며, 아울러, 게이트와 비트라인 사이 및 게이트와 스토리지 노드 콘택 사이의 기생 캐패시턴스를 효과적으로 감소시킬 수 있다.
본 발명은 리세스 부위 상단부 측면의 LDD 영역 부분을 제거하고, 상기 제거된 LDD 영역 부분에 게이트 스페이서를 형성하여 리세스 채널을 갖는 트랜지스터를 포함하는 반도체 소자를 구현한다.
이렇게 하면, 본 발명은 리세스 부위 측벽 상단부에서의 게이트절연막 두께를 두껍게 한 결과를 얻으므로, 상기 리세스 부위 측벽 상단부에서의 GIDL 발생을 효과적으로 감소시킬 수 있고, 아울러, 게이트와 비트라인 사이 및 게이트와 스토리지 노드 콘택 사이의 기생 캐패시턴스를 감소시킬 수 있다.
또한, 본 발명은 기존 공정을 특별히 변경시키지 않으면서 리세스 부위의 불안정한 상단부 코너 지역과 게이트 식각후에 발생되는 데미지층을 리세스 게이트로부터 멀어지게 하므로, 공정의 안정화와 더불어 소자 특성의 개선을 얻을 수 있다.
게다가, 본 발명은 게이트 산화 공정과 같은 열(thermal) 공정을 거친 이후에 활성영역을 제거해주기 때문에 접합 영역의 깊이를 그대로 유지할 수 있으며, 이에 따라, 안정된 소자 특성을 확보할 수 있다.
부가해서, 본 발명은 구조적으로 랜딩플러그로부터의 도펀트의 외방 확산을 효과적으로 차단할 수 있으므로, 상기 랜딩플러그의 농도를 높일 수 있으며, 이에 따라, 콘택 저항을 낮출 수 있어서 소자 특성을 더욱 개선시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(200) 내에 활성영역(202)을 한정하도록 소자분리막(204)이 형성되어 있다. 상기 활성영역(202)은 소정 깊이가 리세스되어 있다. 상기 활성영역(202)은 채널 예정 영역을 포함하며, 상기 채널 예정 영역에 홈(H)이 형성되어 있다.
상기 홈(H) 상에 리세스 게이트(210)가 형성되어 있다. 상기 리세스 게이트(210)는, 자세하게 도시되지 않았으나, 상기 홈(H) 표면에 형성된 게이트절연막과 상기 게이트절연막 상에 홈(H)을 매립하도록 형성된 게이트도전막 및 상기 게이트도전막 상에 형성된 질화막 재질의 하드마스크막을 포함한다. 상기 게이트도전막은 폴리실리콘막과 금속계막의 적층 구조로 구성된다. 상기 금속계막은 금속막을 포함하며, 이 경우, 상기 폴리실리콘막과 금속막 사이에 베리어막이 형성됨이 바람직하다.
상기 리세스 게이트(210)의 측벽 상에는 게이트 스페이서(220)가 형성되어 있다. 상기 게이트 스페이서(220) 아래의 상기 리세스된 활성영역(202) 부분에는 LDD 영역(206)이 형성되어 있다. 상기 게이트 스페이서(220)를 포함한 리세스 게이트(210) 양측의 활성영역(202) 표면 내에는 접합 영역(208)이 형성되어 있다.
상기 접합 영역(208) 상에 랜딩플러그(230)가 형성되어 있다. 상기 랜딩플러그(230)는 상기 리세스된 활성영역(202) 부분에 매립된 제1도전물질(232)과 상기 제1도전물질(232) 상의 상기 리세스 게이트들(210) 사이 부분에 매립된 제2도전물질(234)을 포함한다. 바람직하게, 상기 제1 및 제2 도전물질(232, 234)은 도핑된 폴리실리콘으로 이루어지며, 상기 도핑된 폴리실리콘으로 이루어진 제1도전물질(232)은 상기 도핑된 폴리실리콘으로 이루어진 제2도전물질(234)보다 낮은 도핑 농도를 갖도록 형성되어, 본 발명의 랜딩플러그(230)는 2단계의 농도를 갖는다.
전술한 바와 같이, 본 발명의 반도체 소자는 활성영역의 일부 두께가 리세스되고, 상기 리세스 게이트 측벽 상의 상기 리세스된 활성영역 부분 상에 게이트 스 페이서가 형성된 구조를 갖기 때문에, 상기 게이트 스페이서에 의해 리세스 부위 측벽 상단부에서의 게이트절연막의 두께가 두꺼워진 결과를 얻는다. 따라서, 본 발명의 반도체 소자는 리세스 부위 측벽 상단부에서의 GIDL 발생이 효과적으로 감소되며, 또한, 리세스 게이트와 비트라인 사이 및 리세스 게이트와 스토리지 노드 콘택 사이의 기생 캐패시턴스도 효과적으로 감소된다.
게다가, 본 발명의 반도체 소자는 리세스 부위의 불안정한 상단 코너 지역 모양과 게이트 식각후에 발생되는 데미지층이 상기 리세스 게이트로부터 모두 멀어진 구조를 가지므로, 개선된 소자 특성을 갖게 된다.
아울러, 본 발명의 반도체 소자는 게이트 스페이서에 의해 랜딩플러그로부터의 도펀트의 외방 확산이 효과적으로 차단되는 구조를 갖게 되므로, 상기 랜딩플러그의 농도를 높이는 것을 통해 콘택 저항을 낮출 수 있어서 더욱 개선된 소자 특성을 갖게 된다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(200) 내에, 예컨대, STI(Shallow Trench Isolation) 공정에 따라 활성영역(202)을 한정하는 소자분리막(204)를 형성한다. 상기 소자분리막(204)에 의해 한정된 활성영역(202) 내에 문턱전압 조절용 이온주입을 수행한 후, 연이어, LDD 이온주입을 수행해서 상기 활성영역(202)의 표면 내에 LDD 영역(206)을 형성한다.
도 3b를 참조하면, 표면 내에 LDD 영역(206)이 형성된 활성영역(202) 및 소 자분리막(204) 상에 상기 활성영역(202)에서의 채널 예정 영역을 노출시키는 마스크패턴(도시안됨)을 형성한 다음, 상기 마스크패턴을 식각마스크로 이용해서 노출된 활성영역(202)의 채널 예정 영역을 식각하여 홈(H)을 형성한다. 상기 홈(H)은 그의 저면이 상기 LDD 영역(206)의 저면 보다 아래에 위치되도록 하는 깊이로 형성한다. 예컨대, 상기 LDD 영역(206)을 상기 활성영역(202)의 표면으로부터 1500∼2000Å 깊이로 형성한 경우, 상기 홈(H)은 3000∼4000Å 깊이로 형성한다.
도 3c를 참조하면, 상기 홈(H) 표면을 포함한 활성영역(202)의 표면 상에 게이트절연막(도시안됨)을 형성하고, 상기 게이트절연막 상에 홈(H)을 매립하도록 게이트도전막(210a)을 형성한다. 상기 게이트도전막(210a)은 폴리실리콘막과 금속계막의 적층막으로 구성한다. 상기 금속계막은 텅스텐막과 같은 금속막을 포함하며, 이 경우, 금속막과 폴리실리콘막 사이에 텅스텐실리사이드막, 텅스텐질화막, 티타늄질화막, 또는, 텅스텐실리콘질화막으로 이루어진 베리어막(도시안됨)을 형성함이 바람직하다. 상기 게이트도전막(210a) 상에 질화막 재질의 하드마스크막(도시안됨)을 형성한다.
도 3d를 참조하면, 상기 하드마스크막 상에 게이트 형성 영역을 한정하는 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴을 이용해서 상기 하드마스크막을 식각한다. 식각된 하드마스크막을 식각마스크로 이용해서 게이트도전막과 게이트절연막을 식각하여 홈(H) 상에 리세스 게이트(210)를 형성한다.
도 3e를 참조하면, 상기 홈(H)의 측벽 상단부에 접한 LDD 영역(206) 부분이 제거되도록 상기 리세스 게이트(210)를 식각마스크로 이용해서 접합 영역(202)의 표면, 즉, LDD 영역(206)의 표면을 소정 깊이만큼 리세스한다. 상기 LDD 영역(206)의 리세스 깊이는, 예컨대, 200∼1000Å 정도로 한다. 이때, 상기 소자분리막(204)은 식각할 필요가 없으며, 선택적으로 활성영역(202)만, 즉, LDD 영역(206)의 표면만 식각하여 제거해준다.
여기서, 본 발명은 게이트 산화 공정과 같은 열(thermal) 공정을 거친 이후에 활성영역(202), 보다 정확하게는, LDD 영역(206)의 표면 일부 두께를 리세스하기 때문에 이후에 형성될 접합 영역의 깊이를 그대로 유지할 수 있으며, 따라서, 본 발명은 안정된 소자 특성을 확보할 수 있다.
도 3f를 참조하면, 상기 리세스된 LDD 영역(206) 및 리세스 게이트(210)와 소자분리막(204) 상에 스페이서 물질막을 증착한다. 상기 스페이서 물질막은, 예컨대, 질화막, 산화막과 질화막의 이중막, 또는, 산화막과 질화막 및 산화막의 삼중막으로 구성한다. 상기 스페이서 물질막을 식각하여 리세스 게이트(210)의 측벽 및 이에 인접한 리세스된 LDD 영역(206) 부분 상에 게이트 스페이서(220)를 형성한다. 상기 게이트 스페이서(220)가 형성된 기판 결과물 내에 소오스/드레인 이온주입을 수행하여 상기 게이트 스페이서(220)를 포함한 리세스 게이트(210) 양측의 상기 LDD 영역(206)을 포함한 활성영역(202)의 표면 내에 접합 영역(208)을 형성하고, 이를 통해, 리세스 채널을 갖는 트랜지스터를 구성한다.
상기 리세스 게이트(210)들 사이의 접합 영역(208) 상에 랜딩플러그(230)를 형성한다. 상기 랜딩플러그(230)는 식각된 LDD 영역 부분을 매립하도록 형성된 제1도전물질(232)과 상기 제1도전물질(232) 상에 형성된 제2도전물질(234)을 포함한 다. 상기 제1 및 제2 도전물질로는, 바람직하게, 도핑된 폴리실리콘막을 이용한다. 이때, 본 발명은 상기 도핑된 폴리실리콘막으로 이루어진 제1도전물질(232)의 도핑 농도를 상기 도핑된 폴리실리콘막으로 이루어진 제2도전물질(234)의 도핑 농도 보다 낮게 함으로써 상기 랜딩플러그(230)가 2단계 농도를 갖도록 한다. 이 경우, 본 발명은 저항 증가 없이 랜딩플러그로부터의 외방 확산에 의한 GIDL 감소 특성을 얻을 수 있다.
이상에서와 같이, 본 발명은 기존 공정의 특별한 변경 없이 GIDL 및 기생 캐패시턴스를 감소시킬 수 있기 때문에 공정의 안정화를 물론 소자 특성의 안정화를 얻을 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
도 1은 종래의 리세스 채널을 갖는 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
- 도면의 주요 부분에 대한 부호의 설명 -
200 : 반도체 기판 202 : 활성영역
204 : 소자분리막 206 : LDD 영역
208 : 접합 영역 210 : 리세스 게이트
220 : 게이트 스페이서 230 : 랜딩플러그
232 : 제1도전물질 234 : 제2도전물질

Claims (10)

  1. 활성영역을 한정하는 소자분리막을 구비하며, 상기 활성영역이 리세스되고, 상기 활성영역에서의 채널 예정 영역에 홈이 형성된 반도체 기판;
    상기 홈 상에 형성된 게이트;
    상기 게이트 측벽 및 이에 인접한 리세스된 활성영역 부분 상에 형성된 게이트 스페이서;
    상기 게이트 스페이서 아래의 활성영역 부분 내에 형성된 LDD 영역;
    상기 게이트 스페이서를 포함한 게이트 양측의 활성영역 부분 내에 형성된 접합 영역; 및
    상기 접합 영역 상에 형성된 랜딩플러그;
    를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 활성영역의 리세스 깊이는 200∼1000Å인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서, 상기 랜딩플러그는,
    상기 리세스된 활성영역 부분에 매립된 제1도전물질과, 상기 제1도전물질 상의 상기 게이트들 사이 부분에 매립된 제2도전물질의 적층 구조로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서, 상기 제1도전물질 및 제2도전물질은 도핑된 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 도핑된 폴리실리콘막으로 이루어진 제1도전물질은 상기 도핑된 폴리실리콘막으로 이루어진 제2도전물질 보다 낮은 도핑 농도를 갖는 것을 특징으로 하는 반도체 소자.
  6. 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 활성영역의 표면 내에 LDD 영역을 형성하는 단계;
    상기 활성영역의 채널 예정 영역에 저면이 상기 LDD 영역의 저면 보다 아래에 위치하도록 홈을 형성하는 단계;
    상기 홈 상에 게이트를 형성하는 단계;
    상기 홈의 측면 상단부에 접한 LDD 영역 부분을 리세스하는 단계;
    상기 게이트 측벽 및 이에 인접한 리세스된 LDD 영역 상에 게이트 스페이서를 형성하는 단계;
    상기 게이트 스페이서를 포함한 게이트 양측의 상기 리세스된 LDD 영역을 포함한 활성영역 내에 접합 영역을 형성하는 단계; 및
    상기 접합 영역 상에 랜딩플러그를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 LDD 영역의 리세스 깊이는 200∼1000Å으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 랜딩플러그는, 리세스된 활성영역 부분에 매립된 제1도전물질과, 상기 제1도전물질 상의 상기 게이트들 사이 부분에 매립된 제2도전물질의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 제1도전물질 및 제2도전물질은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 도핑된 폴리실리콘막으로 이루어진 제1도전물질은 상기 도핑된 폴리실리콘막으로 이루어진 제2도전물질 보다 낮은 도핑 농도를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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