KR20030093819A - 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법 - Google Patents

음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법 Download PDF

Info

Publication number
KR20030093819A
KR20030093819A KR1020020031680A KR20020031680A KR20030093819A KR 20030093819 A KR20030093819 A KR 20030093819A KR 1020020031680 A KR1020020031680 A KR 1020020031680A KR 20020031680 A KR20020031680 A KR 20020031680A KR 20030093819 A KR20030093819 A KR 20030093819A
Authority
KR
South Korea
Prior art keywords
gate
concentration
poly
semiconductor device
atomic
Prior art date
Application number
KR1020020031680A
Other languages
English (en)
Other versions
KR100446302B1 (ko
Inventor
배금종
이내인
김기철
이화성
김상수
이정일
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0031680A priority Critical patent/KR100446302B1/ko
Priority to US10/341,563 priority patent/US6878580B2/en
Priority to TW092102729A priority patent/TW579548B/zh
Priority to JP2003078784A priority patent/JP4541653B2/ja
Publication of KR20030093819A publication Critical patent/KR20030093819A/ko
Application granted granted Critical
Publication of KR100446302B1 publication Critical patent/KR100446302B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/2807—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being Si or Ge or C and their alloys except Si
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및 그 제조방법을 개시한다. 본 발명에서는 게이트 바텀(bottom)에서 게이트 탑(top)으로 갈수록 단조감소하는 저매늄(Ge) 농도 프로파일을 가진 폴리-실리콘저매늄층을 형성하고 패터닝하여 음의 기울기를 가지는 폴리-실리콘저매늄 게이트를 형성한다. Ge 농도 프로파일에 따른 패터닝시의 식각 특성 차이를 이용함으로써, 포토리소그래피로 정의된 탑 게이트 길이보다 바텀 게이트 길이를 작게 만들 수 있다. 따라서, 단채널 소자를 구현하기에 적당하며 게이트 저항도 줄일 수 있다.

Description

음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및 그 제조방법{Semiconductor device having gate with negative slope and fabricating method the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 게이트 탑보다 바텀이 좁은 게이트를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 반도체 소자 내에 존재하는 각각의 개별 소자들의 크기가 점점 줄어들고 있으며, 그 개별 소자들 사이의 간격도 또한 줄어들고 있다. 좁은 선폭을 갖는 폴리실리콘 게이트를 패터닝하는 종래기술은 주로 포토레지스트 트리밍(trimming) 및 하드 마스크 수축(hard mask shrink)을 이용하는 것으로, 좁게 형성된 마스크에 의해 게이트 패터닝이 이루어진다. 이러한 방법으로 제작된 게이트는 일반적으로 탑 게이트 길이(top gate length)와 바텀 게이트 길이(bottom gate Length)가 거의 같은 직사각형 단면을 가지게 되며, 따라서 단채널 소자의 경우 바텀 게이트 길이뿐 아니라 탑 게이트 길이도 좁은 게이트 선폭을 가지게 된다.
고속 동작이 요구되는 소자의 경우, 게이트 저항을 감소시키기 위하여 일반적으로 실리사이드(silicide) 공정을 사용한다. 이것은 폴리실리콘 게이트 상에 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈륨(Ta), 코발트(Co), 니켈(Ni) 등의 금속을 적층한 후 열처리를 수행하여 금속과 실리콘을 반응시킴으로써, 저저항의 실리사이드층을 형성하는 공정이다. 그런데 탑 게이트 길이가 작아짐에 따라, 형성되는 실리사이드층의 면적도 작아져서, 의도한 정도로 게이트 저항을 줄이는 데에는 충분치 못한 문제점이 있다. 또한 소자가 100 nm의 게이트 길이를 갖게 되면서 게이트 길이의 웨이퍼 상에서의 변동(On-Wafer Variation ; OWV) 및 칩 상에서의 변동(On-Chip Variation ; OCV)이 심해지는 문제가 있다.
이러한 문제를 해결하기 위한 방법으로 제시되고 있는 노치 게이트(notched gate)는 바텀 게이트 길이에 비하여 탑 게이트 길이가 크기 때문에, 같은 포토리소그래피 기술 하에서 보다 작은 단채널 소자 제작이 가능하게 된다. 또한 동일한 바텀 게이트 길이를 가지는 일반적인 직사각형 모양의 게이트에 비해 게이트 면저항이 작아지는 효과도 얻을 수 있다. 이러한 노치 게이트는 폴리실리콘/실리콘저매늄 적층 게이트를 사용할 경우에 보다 효과적으로 구현되며, 좁은 선폭의 게이트 패터닝에서 비롯되는 OWV 및 OCV 열화를 억제할 수 있는 장점을 가진다.
도 1은 통상적인 MOSFET 구조에서 노치 게이트 패터닝 후의 단면모식도이다. 도 1에 도시한 것처럼, 반도체 기판(10) 상에 게이트 절연막(15)을 개재하여 T 형상의 노치 게이트(20)를 형성한 경우, 소스/드레인 형성을 위한 이온 주입(40)시 게이트(20) 모양에 의해 게이트 에지(50) 부분에서 이온 주입이 섀도잉(shadowing)된다. 이 때문에 바텀 게이트 에지(60)와 소스/드레인 이온 주입 영역(70)과의 오프셋(offset, 80)이 발생된다. 이러한 현상은 후속 열처리 공정에서 게이트와 소스/드레인 확장(S/D Extension, SDE) 영역과의 과도한 오버랩(overlap)을 감소시키는 장점을 가지기도 한다. 하지만, 게이트와 SDE 영역간의 오버랩이 충분치 않을 경우에는 구동 전류가 현저히 감소되어 소자 동작 스위칭 속도가 저하된다. 최근에는 소자가 작아지면서 발생하는 단채널 효과(short channel effect)를 억제하기 위하여 보다 얕은(shallow) 소스/드레인이 필요하게 되고, 이를 위해 주입된 이온의 활성화 열처리는 점점 이온 확산을 최대한 억제하는 방향으로 진행되고 있다. 따라서 노치 게이트의 경우 게이트와 소스/드레인간에 오버랩이 충분치 않게 되는 문제점이 발생하게 된다.
이러한 문제를 해결하기 위해서는 주입 각도를 크게 한(high angled) 소스/드레인 이온 주입이 요구되어지지만 고밀도 소자에서는 게이트간의 간격이 좁아져 이온 주입 각도 또한 제한받고 있다.
본 발명이 이루고자 하는 기술적 과제는 좁은 선폭을 가지지만 게이트 저항은 감소시킬 수 있도록 탑보다 바텀이 좁은 게이트를 제작하되, 소스/드레인 형성을 위한 이온 주입시 게이트 모양에 의해 게이트 에지 부분에서 이온 주입이 섀도잉되는 것을 방지할 수 있도록 게이트 모양을 변형한 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 탑보다 바텀이 좁은 게이트의 형상을 용이하게 제어하면서 재현성있게 제조할 수 있는 방법을 제공하는 것이다.
도 1은 통상적인 MOSFET 구조에서 노치 게이트 패터닝 후의 단면모식도이다.
도 2는 본 발명의 실시예들에 의한 반도체 소자 제조방법을 설명하기 위한 공정단면도이다.
도 3a, 도 4a, 도 5a, 및 도 6a는 본 발명의 제1 실시예에 의한 반도체 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 3b, 도 4b, 도 5b, 및 도 6b는 본 발명의 제2 실시예에 의한 반도체 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판,115 : 게이트 절연막,
120 : 씨드층,130 : 폴리-실리콘저매늄층,
130a, 130b, 130a', 130b' : 게이트.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 폴리-실리콘저매늄(poly-SiGe) 게이트를 포함한다. 상기 게이트는 양측이 음의 경사면을 가짐으로써 게이트 탑보다 게이트 바텀이 좁다. 상기 게이트 바텀은 상기 게이트 탑보다 10nm ∼ 80nm 정도 좁을 수 있다.
상기 게이트 내의 저매늄(Ge) 농도는 상기 게이트 바텀에서 가장 크고 상기게이트 탑 쪽으로 단조감소할 수 있다. 이 때에, 상기 게이트 내의 Ge 농도는 상기 게이트 바텀에서 30원자% ∼ 50원자%이고, 상기 게이트 탑에서 0 ∼ 10원자%일 수 있다. 그러나, 상기 게이트 내의 Ge 농도는 상기 게이트 전체에 걸쳐 균일할 수도 있다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법에서는, 반도체 기판 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 실리콘 씨드층(seed layer)을 형성한다. 상기 씨드층 상에 실리콘(Si) 소스 가스와 저매늄(Ge) 소스 가스를 동시에 플로우하여 폴리-실리콘저매늄(poly-SiGe)층을 형성하되, 상기 Ge 소스 가스의 양을 점차 줄여 상기 폴리-실리콘저매늄층에 Ge 농도 경사가 있게 한다. Ge 농도가 높을수록 식각이 잘 되는 성질을 이용하여 상기 폴리-실리콘저매늄층을 식각하여 패터닝함으로써, 양측이 음의 경사면을 가짐으로써 게이트 탑보다 게이트 바텀이 좁은 게이트를 형성한다. 상기 게이트가 형성된 결과물 상에 불순물을 주입하여 상기 게이트 양측의 상기 반도체 기판에 소스/드레인 영역을 형성한다.
상기 폴리-실리콘저매늄층을 패터닝할 때에는 CF4와 Cl2를 포함하는 가스를 사용하여 예비 식각하는 단계, HBr, Cl2, He와 O2를 포함하는 가스를 사용하여 주 식각(main etch)하는 단계, 및 HBr, Cl2, He, O2와 N2를 포함하는 가스를 사용하여 과도 식각(over etch)하는 단계를 포함하여 수행할 수 있다.
상기 씨드층은 폴리실리콘 또는 비정질 실리콘으로 형성할 수 있다.
상기 폴리-실리콘저매늄층을 형성한 다음, 상기 폴리-실리콘저매늄층 상에 실리콘 캡핑층을 형성하는 단계를 더 포함할 수 있다.
상기 폴리-실리콘저매늄층을 형성하는 단계의 Ge 농도 경사는 상기 게이트 바텀에서 가장 크고 상기 게이트 탑 쪽으로 단조감소하는 것이 바람직하다. 이를테면, 상기 게이트 내의 Ge 농도는 상기 게이트 바텀에서 30원자% ∼ 50원자%이고, 상기 게이트 탑에서 0 ∼ 10원자%이다.
상기 게이트가 형성된 결과물을 열처리하는 단계를 더 포함하여 상기 게이트 내의 Ge 농도가 상기 게이트 전체에 걸쳐 균일해지도록 하는 것이 바람직하다.
이상과 같이 본 발명에서는 기존 노치 게이트의 문제점을 해결하기 위하여, 게이트 탑에서 바텀 방향으로 게이트 길이가 점진적으로 감소하는 음의 기울기를 가지는 게이트 구조를 제시하며, 이를 구현하는 제조방법을 제공한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 2는 본 발명의 실시예들에 의한 반도체 소자 제조방법을 설명하기 위한 공정단면도이다. 도 3a, 도 4a, 도 5a, 및 도 6a는 본 발명의 제1 실시예에 의한반도체 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다. 도 3b, 도 4b, 도 5b, 및 도 6b는 본 발명의 제2 실시예에 의한 반도체 소자 및 그 제조방법을 설명하기 위한 공정단면도들이다.
본 발명은 게이트 탑에서부터 바텀 방향으로 갈수록 게이트 길이가 감소되는 음의 기울기 게이트에 대한 것이며, 이러한 구조는 게이트 탑 부분에서부터 바텀 방향으로 갈수록 증가되는 경사진 Ge 농도를 가지는 폴리-실리콘저매늄층 구조로부터 구현된다.
도 2를 참조하면, 반도체 기판(100) 상에 게이트 절연막(115)을 형성한다. 게이트 절연막(115)으로서 반도체 기판(100)에 얇은 열산화막을 성장시킬 수 있다. 다음에, 5 nm 두께 이하의 폴리실리콘 또는 비정질 실리콘으로 된 씨드층(120)을 증착한다. 씨드층 증착 온도는 450℃ ∼ 580℃일 수 있으며, 그 증착방법은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의할 수 있다.
상기 씨드층(120) 상에 Ge 농도 경사가 있는 폴리-실리콘저매늄층(130)을 형성한다. 이를 위해서, Si 소스 가스와 Ge 소스 가스를 동시에 플로우하여 폴리-실리콘저매늄을 증착하되, 상기 Ge 소스 가스의 양을 점차 줄여 결과물인 폴리-실리콘저매늄층(130)에 Ge 농도 경사가 있게 한다. 폴리-실리콘저매늄의 증착은 LPCVD에 의할 수 있다. Si 소스 가스는 SiH4나 Si2H6, Ge 소스 가스는 GeH4를 이용할 수 있다. 폴리-실리콘저매늄층(130)의 높이는 통상 100 ∼ 200nm로 형성된다. 씨드층(120)을 형성하므로 Ge가 계면에서 응집되는 일없이폴리-실리콘저매늄층(130)이 형성된다.
Ge 농도는 최초에 고농도(30원자% ∼ 50원자%)에서 시작하여 최후에 저농도(0 ∼ 10원자%)로 경사진다. 소스 가스들의 유량을 연속적으로 변화시킴으로써 Si과 Ge 각각의 농도 프로파일이 연속적인 직선 또는 곡선을 그리도록 할 수도 있다.
이하에서는 폴리-실리콘저매늄층(130)을 형성하는 공정 조건을 예로써 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
LPCVD에 의하고, Si 소스 가스는 SiH4, Ge 소스 가스는 GeH4, 캐리어 가스는 H2를 이용한다. 공정 압력은 10mTorr ∼ 100Torr이고, 공정 온도는 500℃ ∼ 600℃이다. 가스 유량은 H2를 100 ∼ 2000sccm으로 하고, GeH4/SiH4= 70/100sccm에서 시작하여 GeH4상대량을 직선적으로(linearly) 줄여 최종적으로는 GeH4/SiH4= 0/100sccm이 되게 한다. 그러면, 게이트 바텀은 약 30원자%의 Ge 농도를 갖게 되며, 탑에서의 Ge 농도는 0%가 된다. 여기서 주의할 점은 GeH4유량이 많을수록 폴리-실리콘저매늄 증착 속도가 빠르므로, 증착시간 조절에 따라 Ge 농도 프로파일은 연속적인 직선 또는 곡선을 그리도록 할 수 있다는 것이다.
도 3a 및 도 3b는 도 2에 나타낸 폴리-실리콘저매늄층(130) 내에서의 Ge 농도 경사(gradient)를 나타낸 것으로, 도 2의 Ⅲ-Ⅲ' 단면에 해당한다. 본 발명에 따르면 Ge 농도 프로파일에 의해 게이트 형태가 결정된다.
도 3a는 게이트 바텀에서 게이트 탑까지 Ge의 농도가 선형적으로 감소하는 것을 도시한다. 도 3b는 게이트 바텀에서 게이트 탑 방향으로 Ge의 농도가 선형적으로 감소하여 0원자%가 된 다음, 게이트 탑까지 Ge의 농도가 0원자%로 유지되는 것을 도시한다. 이러한 프로파일은 도 2를 참조하여 설명한 방법대로 Ge 농도 경사가 있는 폴리-실리콘저매늄을 증착한 다음, 그 위에 실리콘 캡핑층을 형성함으로써 얻어진다.
이렇게 Ge 농도 경사가 있는 폴리-실리콘저매늄(130)을 형성하였으면, 계속하여 Ge 농도가 높을수록 식각이 잘 되는 성질을 이용하여 상기 폴리-실리콘저매늄층(130)을 패터닝함으로써, 양측이 음의 경사면을 가지는 게이트를 형성한다. 도 4a는 도 3a의 Ge 농도 프로파일에 의해 얻어지는 음의 기울기를 가지는 게이트(130a)를 나타낸 것이다. 도 4b는 도 3b의 Ge 농도 프로파일에 의해 얻어지는 음의 기울기를 가지는 게이트(130b)를 나타낸 것이다.
폴리-실리콘저매늄층(130)을 식각하여 패터닝하는 방법으로는 여러가지 조건이 가능하겠지만, 예로써 제시하면 다음과 같다. 그러나, 본 발명이 이에 한정되는 것은 물론 아니다.
먼저, 폴리-실리콘저매늄층 상에 포토레지스트 패턴을 형성한 다음, 포토레지스트 패턴으로 보호되지 않은 부분의 폴리-실리콘저매늄층을 CF4와 Cl2를 포함하는 가스를 사용하여 예비 식각한다. 공정 압력은 4mTorr로 유지하고, 소스 파워는 600W로 한다. 바이어스 파워는 60W 정도로 한다. CF4는 100sccm, Cl2는 10 ∼20sccm 정도 공급한다. 식각하는 시간은 전체 패터닝 시간의 1/10 정도로 설정한다.
다음에, HBr, Cl2, He와 O2를 포함하는 가스를 사용하여 주 식각한다. 공정 압력은 50mTorr로 유지하고, 소스 파워는 1000W로 한다. 바이어스 파워는 10 ∼ 40W 정도로 한다. HBr은 160sccm, Cl2는 20 ∼ 30sccm, He와 O2는 혼합하여 8sccm 정도로 공급한다. 식각하는 시간은 전체 패터닝 시간의 8/10 정도로 설정한다.
나머지 시간 동안에는 공정 압력을 50mTorr로 유지하고, 소스 파워는 1000W로 한다. 바이어스 파워는 40W 정도로 하고, HBr은 160sccm, Cl2는 20sccm, He와 O2는 혼합하여 8sccm 정도 공급하여 엔드 포인트 에치(end-point etch)한다.
마지막으로, HBr, Cl2, He, O2와 N2를 포함하는 가스를 사용하여 과도 식각한다. 엔드 포인트 에치할 때와 조건은 거의 동일하고 N2가 추가되는 점만 다른데, 그 유량은 5 ∼ 10sccm이다.
이렇게 패터닝된 본 발명에 따른 게이트들은 게이트 탑에서 바텀 방향으로 게이트 길이가 점진적으로 감소하는 음의 기울기를 가진다. 따라서, 종래에 노치 게이트와 게이트 탑보다 게이트 바텀이 좁다는 것은 유사하지만, 게이트 길이가 불연속적으로 변화하는 것과는 다르다.
다음에, 도 5a 및 도 5b를 참조하면, 게이트(130a, 130b)가 형성된 결과물 상에 불순물을 주입(150)하여 게이트(130a, 130b) 양측의 반도체 기판(100)에소스/드레인 영역(160)을 형성한다.
다음에 도 6a 및 도 6b를 참조하면, 열처리(180)를 실시하여 Ge의 농도 분포가 균일하게 된 게이트(130a', 130b')를 형성한다. 열처리에 의하여 소스/드레인 영역(160)이 확장되며 주입된 이온도 활성화된다.
그런데, 열처리하는 단계는 불순물을 주입(150)하여 소스/드레인 영역(160)을 형성하기 전에 수행하는 것이 바람직할 경우도 있다. 예컨대, 주입되는 불순물로써 비소(As)나 인(P)을 사용하는 경우에는 게이트(130a, 130b)에서와 같이 Ge 농도가 경사져 있을 때 불순물 도핑이 잘 되지 않는다거나 완성된 소자 특성이 열화된다는 문제가 있을 수 있기 때문이다. 따라서, 본 발명에 따라 형성한 게이트를 열처리하는 단계는 소스/드레인 영역을 형성하기 전후 어느 때에 필요에 따라 수행될 수 있다.
이상 설명한 방법으로 제조한 반도체 소자는, 반도체 기판(100) 상에 게이트 절연막(115)을 개재하여 형성된 폴리-실리콘저매늄 게이트(130a', 130b')를 포함한다. 상기 게이트(130a', 130b')는 양측이 음의 경사면을 가짐으로써 게이트 탑보다 게이트 바텀이 좁다. 앞의 Ge 농도 프로파일 조건대로 형성할 경우, 게이트 탑보다 게이트 바텀이 10nm ∼ 80nm 정도 좁을 수 있다. 열처리를 수행한 경우, 게이트(130a', 130b') 내의 Ge 농도는 게이트(130a', 130b') 전체에 걸쳐 균일하다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 음의 기울기를 가지는 게이트 구조는 탑 게이트 길이에 비해 바텀 게이트 길이가 작은 형태를 가지기 때문에, 동일 바텀 게이트 길이를 가지는 통상의 게이트 구조에 비하여 포토리소그래피의 패터닝 능력보다 더 작은 소자의 구현이 가능하게 되며, 상대적으로 작은 게이트 면저항을 가지는 장점이 있다.
특히, 용이하게 조절할 수 있는 Ge 농도 프로파일을 이용하여 게이트 모양을 변형하므로, 게이트 탑보다 바텀이 좁은 게이트의 형상을 용이하게 제어하면서 재현성있게 제조할 수 있다. 따라서, 좁은 선폭의 게이트 패터닝에서 비롯되는 OWV 및 OCV 열화를 억제할 수 있다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되고 양측이 음의 경사면을 가짐으로써 게이트 탑(top)보다 게이트 바텀(bottom)이 좁은 폴리-실리콘저매늄(poly-SiGe) 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 탑보다 상기 게이트 바텀이 10nm ∼ 80nm 정도좁은 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 게이트 내의 저매늄(Ge) 농도는 상기 게이트 바텀에서 가장 크고 상기 게이트 탑 쪽으로 단조감소하는 것을 특징으로 하는 반도체 소자.
  4. 제3항에 있어서, 상기 게이트 내의 저매늄 농도는 상기 게이트 바텀에서 30원자% ∼ 50원자%이고, 상기 게이트 탑에서 0∼ 10원자%인 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 게이트 내의 저매늄 농도는 상기 게이트 전체에 걸쳐 균일한 것을 특징으로 하는 반도체 소자.
  6. (a) 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    (b) 상기 게이트 절연막 상에 실리콘 씨드층을 형성하는 단계;
    (c) 상기 씨드층 상에 실리콘(Si) 소스 가스와 저매늄(Ge) 소스 가스를 동시에 플로우하여 폴리-실리콘저매늄(poly-SiGe)층을 형성하되, 상기 저매늄 소스 가스의 양을 점차 줄여 상기 폴리-실리콘저매늄층에 저매늄 농도 경사가 있게 하는 단계;
    (d) 저매늄 농도가 높을수록 식각이 잘 되는 성질을 이용하여 상기 폴리-실리콘저매늄층을 패터닝함으로써, 양측이 음의 경사면을 가짐으로써 게이트 탑보다게이트 바텀이 좁은 게이트를 형성하는 단계; 및
    (e) 상기 게이트가 형성된 결과물 상에 불순물을 주입하여 상기 게이트 양측의 상기 반도체 기판에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서, 상기 씨드층은 폴리실리콘 또는 비정질 실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서, 상기 (c) 단계 이후, 상기 폴리-실리콘저매늄층 상에 실리콘 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서, 상기 (c) 단계의 저매늄 농도 경사는 상기 게이트 바텀에서 가장 크고 상기 게이트 탑 쪽으로 단조감소하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 게이트 내의 저매늄 농도는 상기 게이트 바텀에서 30원자% ∼ 50원자%이고, 상기 게이트 탑에서 0 ∼ 10원자%인 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제6항에 있어서, 상기 게이트가 형성된 결과물을 열처리하는 단계를 더 포함하여 상기 게이트 내의 저매늄 농도가 상기 게이트 전체에 걸쳐 균일해지도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제6항에 있어서, (d) 단계는
    (d-1) CF4와 Cl2를 포함하는 가스를 사용하여 예비 식각하는 단계;
    (d-2) HBr, Cl2, He와 O2를 포함하는 가스를 사용하여 주 식각하는 단계; 및
    (d-3) HBr, Cl2, He, O2와 N2를 포함하는 가스를 사용하여 과도 식각하는 단계를 포함하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR10-2002-0031680A 2002-06-05 2002-06-05 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법 KR100446302B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2002-0031680A KR100446302B1 (ko) 2002-06-05 2002-06-05 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
US10/341,563 US6878580B2 (en) 2002-06-05 2003-01-13 Semiconductor device having gate with negative slope and method for manufacturing the same
TW092102729A TW579548B (en) 2002-06-05 2003-02-11 Semiconductor device having gate with negative slope and method for manufacturing the same
JP2003078784A JP4541653B2 (ja) 2002-06-05 2003-03-20 負の傾斜面を有するゲートを備える半導体素子及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0031680A KR100446302B1 (ko) 2002-06-05 2002-06-05 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법

Publications (2)

Publication Number Publication Date
KR20030093819A true KR20030093819A (ko) 2003-12-11
KR100446302B1 KR100446302B1 (ko) 2004-08-30

Family

ID=29707726

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0031680A KR100446302B1 (ko) 2002-06-05 2002-06-05 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법

Country Status (4)

Country Link
US (1) US6878580B2 (ko)
JP (1) JP4541653B2 (ko)
KR (1) KR100446302B1 (ko)
TW (1) TW579548B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772836B1 (ko) * 2006-07-21 2007-11-01 동부일렉트로닉스 주식회사 반도체소자의 제조 방법
KR100849363B1 (ko) * 2006-12-27 2008-07-29 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040209437A1 (en) * 2003-04-16 2004-10-21 Taiwan Semiconductor Manufacturing Co. Method of forming a shallow trench isolation region in strained silicon layer and in an underlying on silicon - germanium layer
US7682985B2 (en) * 2004-03-17 2010-03-23 Lam Research Corporation Dual doped polysilicon and silicon germanium etch
DE102004036803A1 (de) * 2004-07-29 2006-03-23 Robert Bosch Gmbh Verfahren zum Ätzen einer Schicht auf einem Substrat
US20060060920A1 (en) * 2004-09-17 2006-03-23 Applied Materials, Inc. Poly-silicon-germanium gate stack and method for forming the same
US20060081908A1 (en) * 2004-10-14 2006-04-20 Smayling Michael C Flash gate stack notch to improve coupling ratio
US7595248B2 (en) * 2005-12-01 2009-09-29 Intel Corporation Angled implantation for removal of thin film layers
US7811891B2 (en) * 2006-01-13 2010-10-12 Freescale Semiconductor, Inc. Method to control the gate sidewall profile by graded material composition
US7452777B2 (en) * 2006-01-25 2008-11-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFET structure and method of manufacture
JP5130834B2 (ja) * 2007-09-05 2013-01-30 ソニー株式会社 半導体装置およびその製造方法
US8541296B2 (en) * 2011-09-01 2013-09-24 The Institute of Microelectronics Chinese Academy of Science Method of manufacturing dummy gates in gate last process
US9520474B2 (en) 2013-09-12 2016-12-13 Taiwan Semiconductor Manufacturing Company Limited Methods of forming a semiconductor device with a gate stack having tapered sidewalls
US9666449B2 (en) * 2014-06-17 2017-05-30 Micron Technology, Inc. Conductors having a variable concentration of germanium for governing removal rates of the conductor during control gate formation
KR102372167B1 (ko) 2015-04-24 2022-03-07 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61150375A (ja) * 1984-12-25 1986-07-09 Toshiba Corp 半導体装置の製造方法
JPH06132299A (ja) * 1992-10-22 1994-05-13 Toshiba Corp 絶縁ゲート型トランジスタ及びその製造方法
JPH08204184A (ja) * 1995-01-27 1996-08-09 Sony Corp Ｍｏｓトランジスタ及びｍｏｓトランジスタの形成方法
JPH09213944A (ja) * 1996-01-29 1997-08-15 Matsushita Electron Corp 電界効果トランジスタ及びその製造方法
FR2765395B1 (fr) * 1997-06-30 1999-09-03 Sgs Thomson Microelectronics Procede de realisation de grille de transistors mos a forte teneur en germanium
DE19924632B4 (de) * 1999-05-28 2006-04-13 Sanofi-Aventis Deutschland Gmbh Verfahren zur Verzögerung der Desaktivierung von Glutarylamidase während einer Enzymkatalyse
US6373112B1 (en) * 1999-12-02 2002-04-16 Intel Corporation Polysilicon-germanium MOSFET gate electrodes
US6605543B1 (en) * 1999-12-30 2003-08-12 Koninklijke Philips Electronics N.V. Process to control etch profiles in dual-implanted silicon films
JP4447128B2 (ja) * 2000-07-12 2010-04-07 富士通マイクロエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
US6551941B2 (en) * 2001-02-22 2003-04-22 Applied Materials, Inc. Method of forming a notched silicon-containing gate structure
US20020155665A1 (en) * 2001-04-24 2002-10-24 International Business Machines Corporation, Formation of notched gate using a multi-layer stack
KR100685602B1 (ko) * 2001-06-25 2007-02-22 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100772836B1 (ko) * 2006-07-21 2007-11-01 동부일렉트로닉스 주식회사 반도체소자의 제조 방법
KR100849363B1 (ko) * 2006-12-27 2008-07-29 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
TW579548B (en) 2004-03-11
JP2004015050A (ja) 2004-01-15
KR100446302B1 (ko) 2004-08-30
TW200308001A (en) 2003-12-16
US6878580B2 (en) 2005-04-12
US20030227055A1 (en) 2003-12-11
JP4541653B2 (ja) 2010-09-08

Similar Documents

Publication Publication Date Title
US7470606B2 (en) Masking methods
US6673684B1 (en) Use of diamond as a hard mask material
US7071065B1 (en) Strained silicon PMOS having silicon germanium source/drain extensions and method for its fabrication
US6657223B1 (en) Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
KR100372639B1 (ko) 모스팻 소자의 제조방법
US7423323B2 (en) Semiconductor device with raised segment
US7396711B2 (en) Method of fabricating a multi-cornered film
KR100446302B1 (ko) 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
US20040036127A1 (en) Tri-gate devices and methods of fabrication
US6448167B1 (en) Process flow to reduce spacer undercut phenomena
JP5659416B2 (ja) 半導体素子の製造方法
US20030003750A1 (en) Disposable spacer and method of forming and using same
US6200840B1 (en) Method for producing PMOS devices
US6989332B1 (en) Ion implantation to modulate amorphous carbon stress
US5187112A (en) Method for producing a semiconductor device
US6372563B1 (en) Self-aligned SOI device with body contact and NiSi2 gate
US6924182B1 (en) Strained silicon MOSFET having reduced leakage and method of its formation
US6627527B1 (en) Method to reduce metal silicide void formation
US6194296B1 (en) Method for making planarized polycide
US6534348B1 (en) Ultrascaled MIS transistors fabricated using silicon-on-lattice-matched insulator approach
JP3284707B2 (ja) ゲート電極構造の形成方法
US5250453A (en) Production method of a semiconductor device
US6790720B1 (en) Method for fabricating a MOSFET and reducing line width of gate structure
KR100525912B1 (ko) 반도체 소자의 제조 방법
US6365471B1 (en) Method for producing PMOS devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080729

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee