TW579548B - Semiconductor device having gate with negative slope and method for manufacturing the same - Google Patents

Semiconductor device having gate with negative slope and method for manufacturing the same Download PDF

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Description

579548 五、發明說明（1) 發明所屬之技術領域 本發明概言之係關於一種半導體裝置及其製造方法， 更特別地，本發明係關於一種底部比頂部窄的半導體裝 置，及其製造方法。 先前技術 隨著半導體裝置集成度曰益提高，半導體裝置裡面的 個別元件的尺寸及間距越來越小。製造半導體裝置之傳統 技術通常包括光阻修剪及硬裝罩收縮以定義具有窄線寬之 多晶矽閘極。習知技術裡係利用一狹窄形成之光罩來定義 閘極。該方法所形成的閘極為矩形，頂部長度及底部長度 幾乎一樣。因此，在短通道裝置裡，閘極之頂部及底部長 度都很短。 製造高速操作所需;之裝置時，金屬矽化物製程通常用 以降低閘極阻值。此等金屬矽化物製程裡，低阻值之金屬 矽化物層係利用在多晶矽閘極上形成多層金屬層。例如鈦 (Ti)< 嫣（W)<_(Mo)<la(Ta)< 始（Co)<鎳（Ni)等，並利用熱 製程使該些金屬與矽反應。如果閘極頂部長度減小，則將 形成金屬矽化物層之區域的體積也會縮小。因此，閘極阻 值明顯增加並變成是一個問題。例如，如果裝置的閘極長 度為1 00 nm，則晶圓表面差異（OWV)與晶片表面變異（OCV) 變得更差。 為了克服上述問題，已經有人提出下凹的閘極。因 為，在下凹的閘極裡，閘極的頂部比閘極的底部長，可能 以相同的微影製程製造出較短的通道裝置。此外，相對於
10851pif.ptd 第8頁 579548 五、發明說明（2) 頂部及底部長度相同之一般矩形閘極，可以增加下凹閘極 之片阻值。當下凹閘極在利用多晶矽及矽鍺做成之閘極堆 疊時特別有用，並且具有減輕OWV及OCV變差的優點。 第1圖係為一般Μ 0 S F E T結構在圖案化後下凹閘極的剖面 圖，如第1圖所示。如果Τ形下凹閘極2 0是由在一半導體基 底1 0上形成一閘極介電層1 5的方式形成，則利用一離子植 入法4 0形成一源極及沒極，離子植入會被閘極邊緣5 0遮 蔽。 因此，偏移結構8 0發生於底部閘極邊緣6 0與源極/汲極 7 0之間。該現象具有減少接續熱製程中閘極及源極/汲極 延伸（S D Ε )重疊過多的情況。然而，如果閘極與S D Ε區域重 疊不夠，則驅動電流大幅降低，並且裝置的切換操作速度 降低。最近，需要較窄的源極/汲極區域以避免短通道效 應。該效應因裝置尺寸變小而更加顯著。使用活化植入離 子的熱製程，使其進行時避免離子擴散。因此，會發生下 凹閘極内閘極與源極/汲極之間重疊不足的問題。 為了克服上述問題，需要高傾斜離子植入但是閘極間 距很窄之高密度元件裡的離子植入角度有限。 發明内容 因此需要一種具有閘極的半導體裝置，其中閘極底部 比閘極頂部窄以降低閘極阻值。此外，閘極形狀可以轉 換，以避免當離子植入形成一源極/沒極區域時離子植入 被閘極邊緣遮蔽。 一種製造半導體裝置的方法，其中閘極形狀容易被控
10851pif.ptd 第9頁 579548 五、發明說明（3) 制，使閘極底部比閘極頂部窄，重製性高。 本發明之一觀點係提供一種半導體裝置，包括一形成 於一半導體基底上的多SiGe閘極，一閘極介電層夾於其 間，其中閘極底部因為負斜率傾斜側邊而比閘極頂部窄。 閘極底部可以比閘極頂部窄約1 0 n m到約8 0 n m。 在本發明之另一觀點的半導體裝置裡，閘極底部的G e 密度比閘極頂部大，且G e密度從閘極底部往閘極頂部線性 減小。較佳地，G e密度從閘極底部大約3 0 a t %到大約5 0 a t %到閘極頂部0到約1 0 a t %。或者，整個閘極内的G e密度 均勻。 本發明又另一觀點係提供一種製造半導體裝置的方 法，包括在一半導體基底上形成一閘極介電層。接著，在 閘極介電層上形成一矽種子層。然後，在種子層上藉由幾 乎同時流動Si來源氣體及Ge來源氣體來形成一多SiGe層， 其中具Ge密度梯度的多SiGe層係藉由減少Ge來源氣體數量 產生。接著，圖案化多S i G e層以形成一閘極，其中閘極底 部因具有負斜率側邊而比閘極頂部窄。此外，圖案化多 S i G e層所形成的閘極係利用具較高G e密度之多S i G e層蝕刻 速率比較低G e密度之多S i G e層部分更快的特徵。最後，在 半導體基底上閘極兩側邊，藉由將雜質植入已形成閘極之 所得結構上，來形成一源極/汲極區域。 在上述方法裡，較佳地，圖案化多S i G e層包括：利用 包括CF4及(：12的氣體預先蝕刻；利用包括HBr，Cl2，He及02 之氣體進行主要蝕刻；及利用氣體HBr，Cl2，He，02及心過
10851pif. ptd 第10頁 579548 五、發明說明（4) 度姓刻。 種子層係由多晶矽或非晶矽形成。 製造方法在形成多SiGe層後更包括在多SiGe層上形成 一碎覆蓋層。 較佳地，多S i G e層内閘極底部的G e密度大於閘極頂部 的G e密度，並且往閘極頂部線性減小。閘極内閘極底部處 G e密度為大約3 0到大約5 0 a t %，而閘極頂部處的G e密度為 0到大約1 0 a t %。 較佳地，製造方法更包括在形成閘極所得結構上進行 熱處理，使整個閘極的鍺密度均勻。 為解決既有下凹閘極的問題，係提供一種具負斜率之 閘極結構，使閘極長度從閘極頂部往閘極底部逐漸雖短， 並提供其製造方法。； 實施方式 本發明將以所附顯示本發明較佳具體實施例之圖式做 參考詳細說明如下。然而，_本發明可以有不同形式之變體 並不受限於在此所述之具體實施例。這些具體實施例目的 在於使本發明之揭露内容完整，使熟習此項技藝者了解本 發明。圖式中，為清楚起見，放大各層與區成的厚度。同 樣地，相同的圖號在不同的圖式代表相同的元件。 本發明係關於一種具有負斜率之閘極，使得閘極長度 從閘極頂往閘極底部小。該閘極可以例如為具有G e密度梯 度之多晶矽鍺（多S i - G e )層結構，Ge密度梯度從閘極頂部 往閘極底部增加。
10851pif.ptd 第11頁 579548 五、發明說明（5) 第2圖係說明本發明一觀點之一種半導體裝置製造方法 的剖面圖。如第2圖所示，閘極介電層1 1 5形成於半導體基 底1 0 0上。薄熱氧化層可以形成自半導體基底1 0 0上作為閘 極介電層1 1 5。接著沉積一由多晶矽或非晶矽所形成之種 子層1 2 0 ，厚度小於5 n m。沉積種子層的溫度可以為4 5 0 °C 到5 8 0 °C ，沉積的方法為L P C V D (低壓化學氣沉積）或任何其 它適當的方法。 接著，藉由同時流動Si來源氣體及Ge來源氣體來沉積 一具Ge密度梯度之多SiGe層130，但是Ge來源氣體的數量 逐漸減小產生G e密度梯度。可以利用L P C V D進行多S i G e層 130的沉積。可以使用Si H4或Si 2H6做為Si的來源氣體而 GeH4可以做為Ge來源氣體。多SiGe層130的厚度為100-200 nm °Ge沒有聚集在種子層120與多SiGe層130之間的界面 處。 G e密度從高密度（大約3 0 a t %到大約5 0 a t % )減小到低 密度（0 a t %到大約1 0 a t % )。S i與G e密度曲線可以是直線 或彎曲。 以下將說明本發明形成多S i G e層1 3 0之例示性處理條 件。注意，本發明不限於下列之具體實施例。在此， LPCVD進行沉積，使用SiH4或或Si2H6做為Si的來源氣體， GeH4做為Ge來源氣體，H2做為載體氣體。處理壓力為大約 10 mTorr 到大約 1 00 Torr，處理溫度為500 °C 到 6 0 0 °C。H2 的氣體流動速率為大約7 0 / 1 0 0 s c cm，線性減小G e H4之流 速，最後變成大約0 / 1 0 0 s c c m。所得閘極之底部具有一大
10851pif.ptd 第12頁 579548 五、發明說明（6) 約3 0 a t %的G e密度，閘極頂部具有大約0 a t %的G e密度。 此外，注意，G e Η 4流率越大，多S i G e越快沉積。因此，G e 密度曲線可以是直線或彎曲，全視G e H4流率降低的速度而 定。 第3A圖及第3B圖顯示多SiGe層130裡之Ge密度曲線，如 第2圖所示。該些圖係分別對應線I I I - I I I ’所得之剖面 圖。根據本發明之另一觀點，閘極的形狀係由G e密度曲線 決定。 第3 A圖顯示G e密度從閘極底部往閘極頂部線性降低。 第3 B圖顯示G e密度從閘極底部往閘極頂部線性降低， 直到密度變成大約0 a t %，其中閘極頂部的G e密度維持在 大約0 a t %。該曲線係由沉積具G e密度梯度之多S i G e及形 成矽覆蓋層（如第2圖所示）而得。 在具Ge密度梯度之多SiGe層1 30已經形成後，利用具較 高Ge密度之多SiGe層#刻速率比較低Ge密度之多SiGe層部 分更快的特徵，來圖案化多S i G e層1 3 0 ，藉以形成具負斜 率側邊的閘極。第4 A圖係顯示由第3 a圖所示G e密度曲線所 得之具斜率的閘極1 3 0 a。第4 B圖係顯示由第3 b圖所示G e密 度曲線所得之具斜率的閘極1 3 0 b。 以下，將描述一種藉由餘刻定義多SiGe層130的方法。 然而，注意，本發明不限於以下之具體實施例。 首先，在多S i G e層上形成一光阻圖案，並利用例如C F 4，C 12或其組合預先蝕刻沒有被光阻圖案保護的多S i G e層 部分。處理壓力可以維持在約4 inTorr，來源功率可以是
10851pif.ptd 第13頁 579548 五、發明說明（7) 600W，偏壓功率可以是6〇w，Λ ，Λ ，丄从ΟΛ 疋0uw，並提供大約100 seem CF4及大 約 1 0 到大約20 sccinCl9。. 敍刻時間的mo。 預先姓刻的時間設定為大約整個 “f著Γ，〗沒Γ皮Γ且圖案保護的多3…層部分戲利用包 括 HBr ，C12，He ，0?或呈仙权 . ^ m ^ 2又，、他任何組合的氣體進行主要蝕 刻。處理壓力可以維持在約5 f) m T . 1〇〇〇w，偏壓功率可以是40wHrr ’來源功率可以是 約20到大約3〇SCCm Cl2，及大約8 “與 混合氣 體。主要蝕刻的時間設定為大約整個钱刻時間的8/1〇。 在其餘時間内處理壓力維持在大約5〇 mT〇rr，而 功率為1 0 0 0 W。 蝕刻終點時，提供40W偏壓功率，大約丨6〇 seem HBr， 大約20 seem Cl2 ’及大約8 sccm |^與〇2的混合氣體。 最後’利用包括HBr，Cl2，He，〇2，n2或其任何組合之 氣體過度蝕刻多S i Ge層。其它條件與蝕刻終點相同，不同 的疋’ N2以大約5到大約1 〇 s c c m流率加入。 根據上述方法圖案化的閘極具有負斜率，使得閘極長 度逐漸從閘極頂部往閘極底部縮短。 胃接請參考第5 A圖及第5 B圖，源極/汲極區域丨6 〇形成在 枯V體基底1 〇 〇上閘極1 3 〇 a及1 3 〇 b兩側，其係藉由將雜質 植入已經形成有閘極l30a及13013的所得結構裡。請參考第 A圖及第6B圖’根據本發明另一觀點，具均勻Ge密度分佈 $間極1 3 0 a ’及1 3 0 b ’係由熱製程1 8 0形成。源極/汲極區域 〇因為熱製程1 8 0而延伸，並且使經植入之離子活化。
第14 579548 五、發明說明（8) 然而，較佳的是熱製程在源極/汲極區域1 6 0形成前藉 由摻入雜質1 5 0形成。例如，如果砷（A s )或磷（P )作為 雜質摻入，則不容易將雜質摻入具閘極1 3 0 a及1 3 0 b結構。 此外，可能使已完成之裝置的特徵變差。因此，熱製程可 以在源極/汲極區域形成之前或之後於半導體基底1 0 0上進 行。閘極1 3 0 a ’及1 3 0 b ’兩側皆具有負斜率。因此，閘極底 部比閘極頂部窄。如果利用適合產生上述G e密度曲線的條 件形成閘極，則閘極底部比閘極頂部窄約1 0 n m到約 8 0nm。如果進行熱製程，則整個閘極1 30a’及1 30b’的Ge密 度變成均勻。 根據本發明另一觀點，具負斜率的閘極可以具有閘極 底部比閘極頂部短的結構。此外，可以製造出一種底部小 習知閘極（上下長度 < 樣）的閘極。因此，本發明之閘極 具有相當小閘極阻值的優點。 尤其，可以製造出一種底部比頂部窄閘極，其係利用 容易控制之G e密度曲線來變換閘極形狀。因此，可以降低 由於以窄線寬定義閘極所導致的OWV及OCV變差。 以上所述，僅為本發明之具體實施例之詳細說明與圖 式，並非用以限制本發明及本發明之特徵，舉凡熟習該項 技藝者，沿依本發明之精神所做的等效修飾或變化，皆應 包含於本發明之專利範圍中。
10851pif.ptd 第15頁 579548 圖式簡單說明 第1圖係為一般MOSFET結構在圖案化後下凹閘極的剖面 圖， 第2圖係說明本發明一具體實施例之一種半導體裝置製 造方法的剖面圖； 第3A圖及第3B圖係為第2圖所示多晶矽鍺（多Si-Ge) 層1 3 0裡G e密度曲線，對應沿著線II I - I I I所得的剖面圖； 第4 A圖，第5 A圖及第6 A圖係為說明本發明一具體實施 例之半導體裝置製造方法的剖面圖；及 第4 B圖，第5 B圖及第6 B圖說明本發明另一具體實施例 之半導體裝置製造方法的剖面圖。 圖式之標號說明 半導體基底1 0 ; 閘極介電層1 5 T形下凹閘極2 0 離子植入法40 閘極邊緣5 0 底部閘極邊緣6 0 源極/汲極7 0 偏移結構80 半導體基底1 00 閘極介電層1 1 5 種子層1 2 0 多SiGe 層130
10851pif.ptd 第16頁 579548 圖式簡單說明 閘極1 3 0a 及1 3 0b，1 30a’ 及1 3 0b’ 雜質1 5 0 源極/汲極區域1 6 0 熱製程1 8 0 第17頁 10851pif.ptd

Claims (1)

  1. 579548 六、申請專利範圍 1 . 一種半導體裝置，包括： 一半導體基底； 一閘極介電層，形成於半導體基底上；及 一多S i G e閘極，形成於閘極介電層，其中閘極底部因為側 邊傾斜而比閘極頂部窄。 2. 如申請專利範圍第1項之半導體裝置，其中閘極底部比 閘極頂部窄約1 0 n m到約8 0 n m。 3. 如申請專利範圍第1項之半導體裝置，其中閘極底部的 G e密度比閘極頂部大，且G e密度從閘極底部往閘極頂部線 性減小。 4. 如申請專利範圍第3項之半導體裝置，其中Ge密度從閘 極底部大約3 0 a t %到大約5 0 a t %到閘極頂部0到約1 0 at%0 ; 5. 如申請專利範圍第1項之半導體裝置，其中整個閘極内 的Ge密度均勻。 6. 如申請專利範圍第1項之半導體裝置，其中傾斜側邊是 負斜率。 7. —種製造半導體裝置的方法，包括： (a)在一半導體基底上形成一閘極介電層； (b )在閘極介電層上形成一石夕種子層； (c )在種子層上藉由幾乎同時流動S i來源氣體及G e來源氣 體來形成一多SiGe層； (d) 形成一閘極，其底部比頂部窄；及 (e) 在半導體基底上閘極兩側邊，藉由將雜質植入已形成
    10851pif.ptd 第18頁
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