KR20100090878A - 상온동작 단전자 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 상온동작 단전자 트랜지스터 및 그 제조방법에 관한 것으로서, 보다 상세하게는 나노구조물을 이용한 실리사이드 양자점을 형성하여 그 상부에 게이트가 위치하도록 형성함으로써, 게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적인 양자점의 전위제어 및 작동효율을 향상할 수 있는 상온동작 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
단전자, 트랜지스터, 양자점, 나노구조물, 실리사이드

Description

상온동작 단전자 트랜지스터 및 그 제조방법{Single Electron Transistor Operating at Room Temperature and the Fabricating Method thereof}
본 발명은 상온동작 단전자 트랜지스터 및 그 제조방법에 관한 것으로서, 더욱 상세하게는 나노구조물을 이용한 실리사이드 양자점을 형성하여 그 상부에 게이트가 위치하도록 형성함으로써, 게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적인 양자점의 전위제어 및 작동효율을 향상할 수 있는 상온동작 단전자 트랜지스터 및 그 제조방법에 관한 것이다.
최근 집적회로의 급속한 발전에 따라 고도의 정보처리기능을 갖는 컴퓨터 및 휴대단말 등이 보급되고 있다. 이러한 고기능성의 기기들은 소비되는 전력이 크기 때문에 반도체의 고집적화와 함께 전력소비량을 줄일 수 있는 반도체가 요구되고 있다.
이러한 요구에 부응하여 개발된 기술의 하나로 단전자 트랜지스터를 예로 들 수 있다. 단전자 트랜지스터는 1개의 전자로 전류의 ON/OFF를 제어하여 소비전력을 10만 분의 1로 줄일 수 있기 때문에 고집적화가 용이할 뿐만 아니라 전력소비량을 크게 줄일 수 있는 장점이 있다.
그러나 단전자 트랜지스터는 다음과 같은 문제점이 있다.
1) 1개의 전자를 통해 제어가 이루어지기 때문에 단전자를 효율적으로 제어하는 데는 미세한 전극 구조를 필요로 한다.
2) 단전자 트랜지스터는 터널링 현상을 이용하여 소스와 드레인 사이에 형성되는 터널링 장벽을 통해 단전자를 제어하게 되는데, 터널링 장벽은 산화막의 형성시 자연적으로 형성되기 때문에 터널링 장벽의 높이와 넓이 형성을 인위적으로 제어하기가 어렵다.
3) 형성된 터널링 장벽을 이용하여 양자점의 전위를 제어하는 데에는 게이트를 이용하는데, 종래의 단전자 트랜지스터는 이 게이트의 영향을 받아 저온에서만 동작한다.
4) 특히, 게이트가 양자점 뿐만 아니라 소스와 드레인 영역까지 덮이도록 형성되기 때문에, 게이트에 인가되는 전위에 의하여 양자점의 전위를 바꿀 뿐만 아니라 양자점의 좌우에 형성이 되어 있는 터널링 장벽에도 영향을 미친다.
5) 이처럼 게이트의 전위가 높아지면서 터널링 장벽을 낮아지게 하여 쿨롱 진동 특성을 나빠지게 한다.
따라서, 본 발명은 이상의 문제점을 해결하기 위하여 창출된 것으로서, 본 발명의 목적은 다음과 같다.
1) 나노구조물을 이용하여 양자점 상부에 위치하도록 게이트를 형성하여 게이트의 크기를 최소화하는데 그 목적이 있다.
2) 게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어하는 단전자 트랜지스터를 제공하는데 그 목적이 있다.
3) 열처리로 형성된 다수개의 실리사이드 양자점을 이용하여 매우 작은 전기용량을 갖는 하나 또는 다수개의 양자점의 구성하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 구체적 기술수단은 다음과 같다.
제1유전층 및 도전층이 순차적으로 적층된 SOI기판의 도전층을 식각하여 나노구조물을 형성하는 제1단계; 나노구조물이 덮이도록 제2유전층을 증착하는 제2단계; 제2유전층 일부를 식각하여 나노구조물의 일부가 노출되도록 트랜치를 형성하는 제 3단계; 트랜치에 드러난 나노구조물을 식각하여 양자점을 형성하는 제4단계; 제2유전층, 트랜치 및 양자점 상부에 금속물질을 증착하여 금속막을 형성하는 제5단계; 금속막과 양자점을 열처리과정을 통해 실리사이드 양자점을 형성하는 제6단계; 양자점과 반응하지 않은 금속막을 제거하는 제7단계; 금속막이 제거된 상부면과 실리사이드 양자점에 제3유전층을 증착하는 제8단계; 제3유전층이 증착된 트랜 치에 게이트를 충전하는 제9단계; 를 포함한 것을 특징으로 한다.
제 8단계는 상기 제2유전층을 완전히 제거 또는 일부만 제거한 후 제3유전층을 증착하고; 제9단계는 게이트에 측벽 스페이서를 형성하는 단계를 더 포함하고, 제9단계는 게이트와 측벽 스페이서를 마스크로 불순물을 주입하여 소오스와 드레인을 형성하는 것을 특징으로 한다.
제1유전층, 제2유전층 및 제3유전층은 산화막 또는 절연막이고; 도전층은 실리콘이며; 나노구조물은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 패턴 형성 후 건식식각공정을 통하여 폭이 1~50㎚이고 길이가 1~500㎚로 형성하며; 트랜치는 포토 리소그래피 또는 전자빔 리소그래피 방식으로 1~50nm 폭을 형성한 후 건식식각을 이용한 것을 특징으로 한다.
제8단계의 제3유전층은 증착공정 또는 열산화공정 후 증착공정으로 형성하고; 게이트의 재질은 1×1012/㎠ 이상의 농도를 갖는 불순물을 포함하는 폴리실리콘이며; 불순물은 P, As 또는 B이며; 제1유전층의 저부에 하부게이트로 이용되는 하부도전층이 더 구비하는 것을 특징으로 한다.
제5단계의 금속막은 코발트 또는 실리콘과 반응하는 금속물질이며; 제5단계의 금속막은 두께가 0.1~10nm가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 증착하며; 제6단계의 실리사이드 양자점은 전자빔 리소그래피, RTA, Furnace, 열처리장치 중 어느 하나를 이용하여 형성하고; 제7단계의 실리사이드화 되지않은 금속막은 황산과 과산화수소의 혼합용액에 의하여 제거하며; 제7단계의 실리사이드 양자 점은 직경이 1~10nm로 1~50개 직렬 또는 병렬로 형성한 것을 특징으로 한다.
한편, 본 발명은 이와 같은 방법에 의해 제조방법으로 제조되는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터를 특징으로 한다.
이상과 같이 본 발명의 효과는 다음과 같다.
1) 게이트가 양자점 바로 위에 형성되기 때문에 터널링 장벽에 미치는 영향을 최소화할 수 있다.
2) 게이트 전위에 의한 터널링 장벽이 낮아지는 효과를 줄여 단전자 트랜지스터의 동작온도를 높일 수 있다.
3) 기존의 CMOS 제작 공정을 그대로 적용하는 것이 가능하기 때문에, 공정비용의 절감 및 제작 공정의 단순화를 얻을 수 있다.
4) 하나 또는 다수개의 금속점 실리사이드 양자점을 직렬로 형성함으로써, 단전자 트랜지스터의 전체 전기용량을 줄여 작동효율을 향상시키는 효과가 있다.
5) 실리사이드 양자점을 균일한 크기와 일정한 밀도 분포로 형성하여 보다 안정적인 양자점을 형성하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
<본 발명에 따른 단전자 트랜지스터의 제조방법>
도 1은 본 발명에 따른 상온동작 단전자 트랜지스터의 제조방법을 도시한 순 서도이다. 본 발명에 따른 상온동작 단전자 트랜지스터의 제조방법은 도 1에 도시한 순서도와 함께 아래의 각 단계에 따른 일부단면 사시도 및 요부단면도를 참고하여 설명한다.
도 2는 본 발명에 따르는 단전자 트랜지스터의 제조방법에 이용한 기판의 일예를 도시한 사시도이다. 본 발명의 바람직한 실시예에서 이용되는 기판은 제1유전층(10)과 도전층(20)이 반복하여 적층되는 기판을 이용할 수도 있으나, 여기서는 설명의 편의상 도 1에서와 같이 하부도전층(100), 제1유전층(10) 그리고 도전층(20)이 순차적으로 적층된 구조의 SOI기판을 예로 들어 설명한다.
하부도전층(100)과 도전층(20)은 다양한 종류의 도전재를 이용할 수 있으나, 실리콘을 사용하는 것이 바람직하다.
제1유전층(10)은 산화막 또는 절연막을 사용하는 것이 바람직하다.
도 3은 본 발명에 따르는 나노구조물이 정의된 상태를 도시한 일부단면 사시도이다. 도 3에 도시된 바와 같이 제1단계(S100)는 도전층(20)을 식각하여 나노구조물(21)을 형성하는 것으로, 이를 위해, 도전층(20) 위에 포토리소그래피나 전자빔 리소그래피를 이용하여 패턴을 형성한 다음, 형성된 패턴을 제외한 나머지 부분을 식각하여 나노구조물(21)을 형성한다.
나노구조물(21)은 트랜지스터의 전체 크기를 최소화할 수 있도록 폭과 길이가 각각 1~50㎚와 1~500㎚로 형성하는 것이 바람직하다.
도 4는 본 발명에 따르는 제2유전층(30)이 형성된 상태를 도시한 일부단면 사시도이고, 도 5는 본 발명에 따르는 제2유전층(30)이 형성된 상태를 도시한 요부단면도이다. 도 4와 도 5에 도시된 바와 같이 제2단계(S200)는 나노구조물(21)을 덮이도록 기판 상부에 제2유전층(30)을 형성하는 것으로, 제2유전층(30)은 나노구조물(21)을 감싸면서 두께가 일정한 평면 형태로 덮이도록 제작한 형태를 도시한 것이다.
제2유전층(30)은 다른 형태로 코팅층 형태로 소정의 두께로 제2유전층(30)을 감싸도록 형성하는 것도 가능하고, 제2유전층(30)은 두께 조절이 용이한 증착 공정을 통해 일정한 두께로 형성하는 것이 바람직하다.
제2유전층(30)은 도핑공정에서의 확산방지 기능과 함께 도전층(20) 외부로 캐리어들이 이동하는 것을 막고 전기적으로 절연시켜주는 절연체의 역할을 한다.
도 6은 본 발명에 따르는 트랜치가 형성된 상태를 도시한 일부단면 사시도이고, 도 7은 본 발명에 따르는 트랜치가 형성된 상태를 도시한 요부단면도이다. 도 6과 도 7에 도시된 바와 같이 제3단계(S300)는 제2유전층(30)을 식각하여 나노구조물(21)의 일부가 노출되도록 제2유전층(30)만을 식각하여 트랜치(31)를 형성한다.
트랜치(31)는 나노구조물(21)의 길이 중간 부분에 수직으로 형성하는 것이 바람직하고, 전자빔 리소그래피 또는 리소그래피에 의하여 1~50nm의 선폭을 형성 한 후 건식식각을 진행하여 형성한다.
트랜치(31)는 나노구조물(21)의 형성에 따라 식각하는 층을 달리하는 것이 바람직하다.
도 8은 본 발명에 따른 양자점이 형성된 상태를 도시한 일부단면 사시도이고. 도 9는 본 발명에 따른 양자점이 형성된 상태를 도시한 요부단면도이다. 도 8과 도 9에 도시된 바와 같이 제 4단계(S400)는 나노구조물(21)을 식각하여 양자점(211)을 형성하는 것으로, 양자점(211)의 생성두께를 얇게 형성하기 위해 나노구조물(21)의 두께 일부를 식각하여 형성한다,
양자점(211)은 외부에 노출되는 나노구조물(21)에 의해 1~50㎚의 폭으로 형성하는 것이 가능하나, 본 발명의 바람직한 실시예에서 양자점(211)은 이는 후공정에서 형성되는 게이트(60)와 양자점(211) 사이의 중첩 부분을 최소화하기 위하여 최소한의 크기를 갖도록 길이를 1~10㎚로 형성하는 것이 바람직하다.
도 10은 본 발명에 따른 금속막이 증착된 상태를 도시한 일부단면 사시도이고, 도 11은 본 발명에 따른 금속막이 증착된 상태를 도시한 요부단면도이다. 도 10과 도 11에 도시된 바와 같이 제5단계(S500)는 제2유전층(30), 트랜치(31) 및 양자점(211) 상부로 금속물질을 증착하여 금속막(50)을 형성하는 것으로, 금속막(50)의 재질은 양자점(211)과 실리사이드화가 가능한 금속이라면 어떠한 것을 사용하여도 무방하나, 코발트(Co)를 사용하는 것이 바람직하다. 또한 금속막(50)은 실리콘과 반응하는 금속물질도 사용이 가능하다.
금속막(50)은 열처리 공정을 통하여 이루어지는데 이때 전자빔 증착기 또는 분자빔 에피탁시(molecular beam epitaxy:MBE)를 이용하여 두께가 0.1~10nm이 되도록 하는 것이 바람직하다.
도 12는 본 발명에 따른 실리사이드 양자점이 형성된 상태를 도시한 일부단면 사시도이고. 도 13은 본 발명에 따른 실리사이드 양자점의 제1실시예가 형성된 상태를 도시한 요부단면도이다. 도 12와 도 13에 도시된 바와 같이 제6단계(S600)는 금속막(50)과 양자점(211)을 열처리과정을 통해 금속막(50)과 양자점(211)이 반응하여 실리사이드 양자점(212)을 형성하는 것으로, 전자빔 리소그래피, RTA , Furnace 및 기타 열처리장치 중 어느 하나를 통한 열처리에 의하여 금속점 실리사이드화가 이루어진다.
실리사이드 양자점(212)은 금속막(50)과 양자점(211)이 같이 접속된 부분만 형성된다. 이때 제2유전층(30)과 트랜치(21)로 드러난 제1유전층(10)의 상부에 형성된 금속막(50)은 서로 결합하지 않기 때문에 이 부분의 금속막(50)은 실리사이드화가 이루어지지 않는다.
실리사이드 양자점(212)은 크기가 약 1~10nm인 각 실리사이드 양자점(211)이 약 1~50개 직렬 또는 병렬로 형성함이 바람직하다. 그 이유는 단전자 소자 전체의 전기용량을 줄이기 위함이다.
전술한 실리사이드 양자점(211)의 형성요인은 나노구조물(21)의 폭 또는 트랜치(31)의 폭에 의해 결정된다. 즉 트랜치(31)의 폭이 커질수록 직렬방식으로 실 시사이드 양자점이 다수개 형성되고, 나노구조물(21)의 폭이 커질수록 병렬로 다수개 형성된다.
이러한, 실리사이드 양자점(211)의 형성예를 설명하면, 나노구조물(21)의 폭이 6nm이고, 트렌치(31)의 폭이 6nm일 경우 실리사이드 양자점(211)이 1개 형성된다. 나노구조물(21)의 폭이 6nm이고, 트렌치(31)의 폭이 12nm일 경우 실리사이드 양자점(211)이 직렬로 2개 형성된다. 나노구조물(21)의 폭이 12nm이고, 트렌치(31)의 폭이 6nm일 경우 실리사이드 양자점(211)이 병렬로 2개 형성된다.
도 14는 본 발명에 따른 실리사이드 양자점의 제2실시예가 형성된 상태를 요부단면도이다. 도 14에 도시된 바와 같이 실리사이드 양자점(212)을 다수개 형성한 것으로, 이는 트랜치(31)의 크기를 조절하면 가능하다.
도 15는 본 발명에 따른 금속막이 제거된 상태를 도시한 일부단면 사시도이고, 도 16은 본 발명에 따른 금속막이 제거된 상태를 도시한 요부단면도이다. 도 15와 도 16에 도시된 바와 같이 제7단계(S700)는 양자점(211)과 반응하지 않은 금속막(50)을 제거하는 것으로, 금속막(50)과 양자점(211)이 반응하여 실리사이드 양자점(212)으로 형성되지 않은 금속막(50)을 제거한다.
전술한 바와 같이, 실리사이드화 되지 않은 금속막(50)은 황산과 과산화수소의 혼합용액을 이용하여 제거하는 것이 바람직하다. 또한 제2유전층(30)을 습식식각을 통해 완전히 또는 일부 제거하여 실리사이드화 되지 않는 금속막(50)을 제거 하는 것도 가능하다.
도 17은 본 발명에 따른 제3유전층의 제1실시예가 형성된 상태를 도시한 일부단면 사시도이고, 도 18은 본 발명에 따른 제3유전층의 제1실시예가 형성된 상태를 도시한 요부단면도이다. 도 17과 도 18에 도시된 바와 같이 제8단계(S800)는 금속막(50)이 제거된 상부면에 제3유전층(40)을 증착하는 것으로, 제3유전층(40)은 실리사이드 양자점(212)을 포함하여 금속막(50)이 제거된 부분 및 트랜치(31) 양측벽에 증착한다.
제3유전층(40)은 실리사이드 양자점(212)과 후술할 게이트(60)와의 절연을 위한 게이트산화막을 의미하는 것이다. 이러한 제3유전층(40)은 제2유전층(30)의 표면과 각 트랜치(31)의 표면에 일정한 두께로 형성한다.
제3유전층(40)은 후술하는 후공정에서 형성되는 게이트(60)의 폭을 조절할 수 있는 것으로 제3유전층(40)의 두께에 따라 트랜치(31)의 폭이 조절된다. 즉 제3유전층(40)의 두께가 얇을 경우 트랜치의 폭과 함께 게이트(60)가 커지고, 제3유전층(40)의 두께가 두꺼울 경우 트랜치(31)의 폭과 게이트(60)가 적어지게 된다.
제3유전층(40)은 증착공정, 열산화공정 및 열산화공정 후 증착공정 중 어느 한 공정을 통해 산화막을 형성하는 것이 바람직하다.
도 19는 본 발명에 따른 게이트가 충전된 상태를 도시한 일부단면 사시도이고, 도 20은 본 발명에 따른 게이트가 충전된 상태를 도시한 요부단면도이다. 도 19와 도 20에 도시된 바와 같이 제9단계(S900)는 제3유전층(40)이 증착된 트랜치(31)에 게이트(60)를 형성하는 것으로, 게이트(60)는 트랜치(31)에 도전물질을 충전한다.
게이트(60)의 형성의 바람직한 실시예는 도전물질을 증착한 두께만큼 건식식각하여 트렌치(31) 부분에만 도전 물질이 존재하도록 형성하는 것이지만, 트렌치(31) 이외의 부분에도 게이트를 형성할 수 있다.
게이트(60)는 실리사이드 양자점(212)을 제3유전층(40)으로 감싼 다음 그 위로 도전물질을 충전하여 형성하는 것으로, 이러한 도전물질로는 1×1012/㎠ 이상의 농도를 갖는 불순물을 포함하는 폴리실리콘을 이용할 수 있다. 이때 이용되는 불순물로는 P, As 또는 B을 사용할 수 있다.
이하, 제8단계(S800)와 제 9단계(S900)의 제 2실시예를 들어 설명한다.
본 발명에 따른 제조방법은 제 1실시예의 제8단계에서 형성된 제3유전막(40)의 전부 또는 일부를 식각하는 제8단계와, 트랜지스터가 통전이 가능하도록 하기 위해 불순물을 도핑하는 제9단계를 더 포함하여 구성할 수도 있다.
도 21은 본 발명에 따라 제2 및 제3유전층(30,40)이 식각된 상태를 보여주는 일부 단면사시도이다. 도 21에 도시한 바와 같이, 제8단계는 제2유전층(30) 및 제3유전층(40)을 식각하는 단계로서, 게이트(60) 하부의 제3유전층만(40)만 남기고 이 외의 제2 및 제3유전층(30,40)을 완전히 식각 또는 일부분 식각하는 것이 가능하다.
제9단계는 소스와 드레인을 만들기 위해 불순물로 도핑하는 단계이다. 건식식각을 통하여 제2유전층(30)과 제3유전층(40)을 식각한 후 게이트(60)를 마스크로 하여 불순물로 도핑한다.
본 발명의 바람직한 실시예에서, 제8단계는 제2유전층(30)과 제3유전층(40) 전부 식각한 예를 보여주고 있으나, 후술하는 불순물 도핑이 가능한 두께, 예를 들어 제2유전층(30)의 두께중 2/3만 식각하는 구성도 가능하다.
도 22는 도 21과 같이 식각된 상태에서 측벽 스페이서를 형성한 요부단면 사시도이다. 도 22에 도시한 바와 같이 도핑은 측벽 스페이서(sidewall spacer)를 형성 후 도핑도 가능하다. 이때 측벽 스페이서의 형성 방법은 도 22에서와 같이 절연막(실리콘 산화막 또는 실리콘 질화막)이 형성된 게이트(60)의 두께만큼 증착한 후, 증착한 두께 만큼 건식 식각을 진행하여 게이트(60)의 측벽에 측벽 스페이서(S)를 형성시켜서 된다.
여기에서 불순물 도핑시 게이트(60)와 측벽 스페이서(S)를 마스크로 하여 나노선구조물(21)의 드러난 부분만 도핑한다.
도핑방법은 통상의 방법으로 이루어지기 때문에 여기서는 그 상세한 설명을 생략한다.
본 발명의 바람직한 실시예에서, 도핑에 이용되는 불순물로는 1×1012/㎠ 이상의 농도를 갖는 P, As 또는 B를 이용할 수 있다.
이상의 본 발명에 따르는 단전자 트랜지스터는 하부도전층(100)을 하부게이트로 이용이 가능하다.
한편, 본 발명은 상술한 제작방법에 의하여 제조된 상온동작 단전자 소자를 포함한다.
이상에서 설명한 바와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 상술한 실시예들은 모든 면에 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 명세서에서 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 본 발명에 따른 상온동작 단전자 트랜지스터의 제조방법을 도시한 순서도.
도 2는 본 발명에 따르는 단전자 트랜지스터의 제조방법에 이용한 기판의 일예를 도시한 사시도.
도 3은 본 발명에 따르는 나노구조물이 정의된 상태를 도시한 일부단면 사시도.
도 4는 본 발명에 따르는 제2유전층이 형성된 상태를 도시한 일부단면 사시도.
도 5는 본 발명에 따르는 제2유전층이 형성된 상태를 도시한 요부단면도.
도 6은 본 발명에 따르는 트랜치가 형성된 상태를 도시한 일부단면 사시도.
도 7은 본 발명에 따르는 트랜치가 형성된 상태를 도시한 요부단면도.
도 8은 본 발명에 따른 양자점이 형성된 상태를 도시한 일부단면 사시도.
도 9는 본 발명에 따른 양자점이 형성된 상태를 도시한 요부단면도.
도 10은 본 발명에 따른 금속막이 증착된 상태를 도시한 일부단면 사시도.
도 11은 본 발명에 따른 금속막이 증착된 상태를 도시한 요부단면도.
도 12는 본 발명에 따른 실리사이드 양자점이 형성된 상태를 도시한 일부단면 사시도.
도 13은 본 발명에 따른 실리사이드 양자점의 제1실시예가 형성된 상태를 도시한 요부단면도.
도 14는 본 발명에 따른 실리사이드 양자점의 제2실시예가 형성된 상태를 요부단면도.
도 15는 본 발명에 따른 금속막이 제거된 상태를 도시한 일부단면 사시도.
도 16은 본 발명에 따른 금속막이 제거된 상태를 도시한 요부단면도.
도 17은 본 발명에 따른 제3유전층이 형성된 상태를 도시한 일부단면 사시도.
도 18은 본 발명에 따른 제3유전층이 형성된 상태를 도시한 요부단면도.
도 19는 본 발명에 따른 게이트가 충전된 상태를 도시한 일부단면 사시도.
도 20은 본 발명에 따른 게이트가 충전된 상태를 도시한 요부단면도.
도 21은 본 발명의 따른 제3유전층이 식각된 상태를 보여주는 요부단면 사시도.
도 22는 도 21과 같이 식각된 상태에서 측벽 스페이서를 형성한 요부단면 사시도.
<도면의 주요 부분에 대한 부호의 설명>
10: 제1유전층 20: 도전층 21: 나노구조물
211: 양자점 212: 실리사이드 양자점 30: 제2유전층
31: 트랜치 40: 제3유전층 50: 금속막
60: 게이트 S: 측벽 스페이서

Claims (17)

  1. 제1유전층(10) 및 도전층(20)이 순차적으로 적층된 SOI기판의 상기 도전층(20)을 식각하여 나노구조물(21)을 형성하는 제1단계(S100);
    상기 나노구조물(21)이 덮이도록 제2유전층(30)을 증착하는 제2단계(S200);
    상기 제2유전층(30) 일부를 식각하여 상기 나노구조물(21)의 일부가 노출되도록 트랜치(31)를 형성하는 제 3단계(S300);
    상기 트랜치에 드러난 상기 나노구조물(21)을 식각하여 양자점(211)을 형성하는 제4단계(S400);
    상기 제2유전층(30), 상기 트랜치(31) 및 상기 양자점 상부에 금속물질을 증착하여 금속막(50)을 형성하는 제5단계(S500);
    상기 금속막(50)과 상기 양자점(211)을 열처리과정을 통해 실리사이드 양자점(212)을 형성하는 제6단계(S600);
    상기 양자점(211)과 반응하지 않은 상기 금속막(50)을 제거하는 제7단계(S700);
    상기 금속막(50)이 제거된 상부면과 상기 실리사이드 양자점(212)에 제3유전층(40)을 증착하는 제8단계(S800);
    상기 제3유전층(40)이 증착된 상기 트랜치(31)에 게이트(60)를 충전하는 제9단계(S900);를 포함한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 8단계(S800)는 상기 제2유전층(30)을 완전히 제거 또는 일부만 제거한 후 상기 제3유전층(40)을 증착한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  3. 제 2항에 있어서,
    상기 제9단계는 상기 게이트(60)에 측벽 스페이서(S)를 형성하는 단계를 더 포함하고, 상기 제9단계는 상기 게이트(90)와 측벽 스페이서(S)를 마스크로 불순물을 주입하여 소오스와 드레인을 형성하는 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  4. 제 1항에 있어서,
    상기 제1유전층(10), 상기 제2유전층(30) 및 상기 제3유전층(40)은 산화막 또는 절연막인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  5. 제 1항에 있어서,
    상기 도전층(20)은 실리콘인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  6. 제 1항에 있어서,
    상기 나노구조물(21)은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 패턴 형성 후 건식식각공정을 통하여 폭이 1~50㎚이고 길이가 1~500㎚로 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 트랜치(31)는 포토 리소그래피 또는 전자빔 리소그래피 방식으로 1~50nm 폭을 형성한 후 건식식각을 이용한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  8. 제 1항에 있어서,
    상기 제3유전층(40)은 증착공정, 열산화공정 또는 열산화공정 후 증착공정으로 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  9. 제 1항에 있어서,
    상기 게이트(60)의 재질은 0.1×1012/㎠ 이상의 농도를 갖는 불순물을 포함하는 폴리실리콘인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  10. 제 3항 또는 제 9항에 있어서,
    상기 불순물은 P, As 또는 B인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법.
  11. 제 1항에 있어서,
    상기 제1유전층(10)의 저부에 하부게이트로 이용되는 하부도전층(100)이 더 구비되어 있는 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  12. 제 1항에 있어서,
    상기 금속막(50)의 금속물질은 코발트 또는 실리콘과 반응하는 금속물질인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  13. 제 1항에 있어서,
    상기 금속막(50)은 두께가 0.1~10nm가 되도록 전자빔 증착기 또는 분자빔 에피탁시로 증착한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  14. 제 1항에 있어서,
    상기 실리사이드 양자점(212)은 전자빔 리소그래피방식, RTA방식 및 Furnace에 의한 열처리방식 중 어느 하나를 이용하여 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  15. 제 1항에 있어서,
    상기 제7단계(S700)에서 상기 실리사이드화 되지않은 상기 금속막(50)은 황산과 과산화수소의 혼합용액에 의하여 제거한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  16. 제 1항에 있어서,
    상기 실리사이드 양자점(212)은 직경이 1~10nm로 1~50개 직렬 또는 병렬로 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법.
  17. 제 1항 내지 제 16 항 중 어느 한 항에 의한 제작방법으로 제조한 것을 특징으로 하는 상온동작 단전자 트랜지스터.
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