JP4541653B2 - 負の傾斜面を有するゲートを備える半導体素子及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に係り、特に、ゲートトップよりゲートボトムが狭いゲートを有する半導体素子及びその製造方法に関する。
【0002】
【従来の技術】
半導体素子の集積度が高くなるに伴い、半導体素子内に存在する各々の個別素子が次第に小さくなりつつあり、それら個別素子間の間隔もまた狭まりつつある。狭い線幅を有するポリシリコンゲートをパターニングする従来の技術は主としてフォトレジストトリミング(trimming)及びハードマスク収縮(shrinking)を用いるものであり、狭く形成されたマスクによりゲートパターニングがなされる。このような方法により製作されたゲートは、一般的に、トップゲート長とボトムゲート長とがほとんど同じ長方形断面を有することにより、短チャンネル素子の場合、ボトムゲート長だけではなく、トップゲート長も狭いゲート線幅を有することになる。
【0003】
高速動作が要される素子の場合、ゲート抵抗を減らすために一般的にシリサイド工程を使用する。これは、ポリシリコンゲート上にチタニウム(Ti)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、コバルト(Co)、ニッケル(Ni)などの金属を積層した後に熱処理を行って金属とシリコンとを反応させることにより、低抵抗のシリサイド層を形成する工程である。ところが、トップゲート長が短くなるに伴い形成されるシリサイド層の面積も狭まり、意図したほどにゲート抵抗を減らすには十分ではないという問題点がある。また、素子が100nmのゲート長を有することにより、ゲート長のウェーハ上における変動(On−Wafer Variation;OWV)及びチップ上における変動(On−Chip Variation;OCV)が激しくなるという問題がある。
【0004】
このような問題を解決するための方法として提示されているノッチゲートはボトムゲート長に比べてトップゲート長が長いため、同じフォトリソグラフィ技術を用いてもより短いチャンネル素子の製作が可能になる。また、同じボトムゲート長を有する通常の長方形ゲートに比べてゲート面抵抗が減るという効果も得られる。かかるノッチ型ゲートはポリシリコン及びシリコンゲルマニウムの積層ゲートを使用する場合に一層効果的に具現され、狭い線幅のゲートパターニングにより起こるOWV及びOCV劣化を抑え得るという長所を有する。例えば、特開平2002−26318号公報には、シリコン及びゲルマニウムを用いてT字状のノッチゲートを形成する方法が紹介されている。
【0005】
図1は、通常の金属−酸化膜−半導体電界効果型トランジスタ(MOSFET)構造におけるノッチゲートパターニング後の断面模式図である。図1に示されたように、半導体基板10上にゲート絶縁膜15を介在させてT字状のノッチゲート20を形成した場合、ソース/ドレイン形成のためのイオン注入40時にゲート20形状によりゲートエッジ50部分でイオン注入がシャドイングされる。このため、ボトムゲートエッジ60とソース/ドレインイオン注入領域70とのオフセット80が生じる。このような現象は後続する熱処理工程においてゲートとソース/ドレイン拡張(S/D Extention;SDE)領域との過度なオーバラップを低減させる長所を有したりもする。しかし、ゲートとSDE領域とのオーバラップが十分でない場合には駆動電流が格段に減って素子動作スイッチング速度が下がる。最近には、素子が小さくなるに伴い生じる短チャンネル効果を抑えるためにより浅いソース/ドレインが必要になり、このために注入されたイオンの活性化熱処理はイオン拡散を最大限に抑えようとする方向に次第に進んでいる。従って、ノッチゲートの場合、ゲートとソース/ドレインとのオーバラップが十分でなくなるという問題点が生じてしまう。
【0006】
このような問題を解決するためには、注入角度を大きくしたソース/ドレインイオン注入が要求されるものの、高密度素子ではゲート間の間隔が狭まってイオン注入角度も制限されている。
【0007】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、狭い線幅を有するもののゲート抵抗は減らせるようにトップよりボトムが狭いゲートを製作するが、ソース/ドレイン形成のためのイオン注入時にゲート形状によりゲートエッジ部分でイオン注入がシャドーイングされることを防げるようにゲート形状を変えた半導体素子を提供することである。
【0008】
本発明が解決しようとする他の技術的課題は、ゲートトップよりゲートボトムが狭いゲートの形状を容易に制御しつつ再現性良く製造できる方法を提供することである。
【0009】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明による半導体素子は、半導体基板上にゲート絶縁膜を介在させて形成されたポリシリコンゲルマニウムゲートを含む。前記ゲートは両側壁が負の傾斜面を有することによりゲートトップよりゲートボトムが狭い。前記ゲートボトムは前記ゲートトップより10nm〜80nmほど狭いこともある。
【0010】
前記ゲート内のゲルマニウム濃度は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少しうる。この時、前記ゲート内のゲルマニウム濃度は前記ゲートボトムで30at%〜50at%であり、前記ゲートトップで0〜10at%でありうる。しかし、前記ゲート内のゲルマニウム濃度は前記ゲートの全体に亘って均一でもありうる。
【0011】
前記他の技術的課題を達成するために、本発明による半導体素子の製造方法においては、半導体基板上にゲート絶縁膜を形成した後、前記ゲート絶縁膜上にシリコンシード層を形成する。前記シード層上にシリコンソースガス及びゲルマニウムソースガスを同時に流してポリシリコンゲルマニウム層を形成するが、前記ゲルマニウムソースガスの量を次第に減らして前記ポリシリコンゲルマニウム層にゲルマニウム濃度傾斜を有させる。ゲルマニウム濃度が高いほどエッチングがよくなされる性質を用いて前記ポリシリコンゲルマニウム層をエッチングしてパターニングすることにより、両側壁が負に傾斜することによりゲートトップよりゲートボトムが狭いゲートを形成する。前記ゲートが形成された結果物上に不純物を注入して前記ゲート両側の前記半導体基板にソース/ドレイン領域を形成する。
【0012】
前記ポリシリコンゲルマニウム層をパターニングする時には、四フッ化炭素(CF4)及び塩素(Cl2)を含むガスを用いてプレエッチングを行う段階と、臭化水素(HBr)、Cl2、ヘリウム(He)及び酸素(O2)を含むガスを用いてメインエッチングを行う段階及びHBr、Cl2、He、O2及び窒素(N2)を含むガスを用いてオーバエッチングを行う段階を含んで行いうる。
【0013】
前記シード層はポリシリコンまたは非晶質シリコンから形成されうる。
【0014】
前記ポリシリコンゲルマニウム層を形成した後、前記ポリシリコンゲルマニウム層上にゲルマニウムキャッピング層を形成する段階をさらに含みうる。
【0015】
前記ポリシリコンゲルマニウム層を形成する段階のゲルマニウム濃度傾斜は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少することが好ましい。例えば、前記ゲート内のゲルマニウム濃度は前記ゲートボトムで30at%〜50at%であり、前記ゲートトップで0〜10at%である。
【0016】
前記ゲートが形成された結果物を熱処理する段階をさらに含んで前記ゲート内のゲルマニウム濃度を前記ゲートの全体に亘って均一にすることが好ましい。
【0017】
以上述べたように、本発明では、既存のノッチゲートの問題点を解決するために、ゲートトップからゲートボトム側に行くほどゲート長が次第に短くなる負の傾斜面を有するゲート構造を提示し、これを具現する製造方法を提供する。
【0018】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について説明する。しかし、本発明の実施形態は各種の形態に変形でき、本発明の範囲が後述する実施形態により限定されると解釈されてはならない。本発明の実施形態は当業者に本発明をより完全に説明するために提供されるものである。よって、図中の要素の形状はより明確な説明を強調するために誇張されており、図中の同じ符号は同じ要素を意味する。
【0019】
図2は、本発明の実施形態による半導体素子の製造方法を説明するための工程断面図である。図3A、図4A、図5A及び図6Aは、本発明の第1実施形態による半導体素子及びその製造方法を説明するための工程断面図であり、図3B、図4B、図5B及び図6Bは、本発明の第2実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【0020】
本発明はゲートトップからゲートボトム側に行くほどゲート長が次第に短くなる負の傾斜面を有するゲートに関し、このような構造はゲートトップ部分からボトム側に行くほど次第に高くなる傾斜したゲルマニウム濃度を有するポリシリコンゲルマニウム層構造により具現される。
【0021】
図2を参照すれば、半導体基板100上にゲート絶縁膜115を形成する。ゲート絶縁膜115として半導体基板100に薄い熱酸化膜を成長させうる。次に、5nm以下のポリシリコンまたは非晶質シリコンよりなるシード層120を蒸着する。シード層の蒸着温度は450℃〜580℃であり、その蒸着方法は低圧化学気相蒸着法(LPCVD:Low Pressure Chemical Vapor Deposition)によりうる。
【0022】
前記シード層120上にゲルマニウム濃度傾斜があるポリシリコンゲルマニウム層130を形成する。このために、シリコンソースガス及びゲルマニウムソースガスを同時に流してポリシリコンゲルマニウムを蒸着するが、前記ゲルマニウムソースガスの量を次第に減らして結果物であるポリシリコンゲルマニウム層130にゲルマニウム濃度傾斜を有させる。ポリシリコンゲルマニウムの蒸着はLPCVDにより行う。シリコンソースガスとしてはモノシラン(SiH4)やジシラン(Si2H6)が使用でき、ゲルマニウムソースガスとしてはモノゲルマン(GeH4)が使用できる。ポリシリコンゲルマニウム層130は通常100〜200nmの高さに形成される。シード層120を形成するので、ゲルマニウムが界面において凝集することなくポリシリコンゲルマニウム層130が形成される。
【0023】
ゲルマニウム濃度は最初に高濃度(30at%〜50at%)で始まって最後に低濃度(0〜10at%)に傾斜する。ソースガスの流量を連続的に変えることにより、シリコン及びゲルマニウム各々の濃度プロファイルを連続した直線状または曲線状にできる。
【0024】
以下では、ポリシリコンゲルマニウム層130を形成する工程条件を例に取って説明するが、本発明がこれに限定されることはない。
【0025】
蒸着方法としてはLPCVD法を利用し、シリコンソースガスとしてはSiH4を使用し、ゲルマニウムソースガスとしてはGeH4を使用し、そしてキャリアガスとしては水素(H2)を使用する。工程圧力は10mTorr〜100Torrであり、工程温度は500℃〜600℃である。ガス流量はH2を100〜2000sccmとし、GeH4/SiH4=70/100sccmから始まってGeH4の相対量を線形的に減らして最終的にはGeH4/SiH4=0/100sccmにする。これにより、ゲートボトムは約30at%のゲルマニウム濃度を有し、トップにおけるゲルマニウム濃度は0%となる。ここで注意すべき点は、GeH4の流量が多いほどポリシリコンゲルマニウムの蒸着速度が速いので、蒸着時間を調節することによりゲルマニウム濃度プロファイルを連続した直線状または曲線状にできるということである。
【0026】
図3A及び図3Bは、図2に示されたポリシリコンゲルマニウム層130内におけるゲルマニウム濃度傾斜を示すものであり、図2のIII−III’線断面に該当する。本発明によれば、ゲルマニウム濃度プロファイルによりゲート形状が決められる。
【0027】
図3Aは、ゲートボトムからゲートトップ側にゲルマニウム濃度が線形的に下がることを示しており、図3Bは、ゲートボトムからゲートトップ側にゲルマニウム濃度が線形的に下がって0at%になった後、ゲートトップまでゲルマニウム濃度が0at%に保たれることを示している。このようなプロファイルは、図2に基づき説明した方法のように、ゲルマニウム濃度傾斜があるポリシリコンゲルマニウムを蒸着した後、その上にシリコンキャッピング層を形成することにより得られる。
【0028】
このようにゲルマニウム濃度傾斜があるポリシリコンゲルマニウム130を形成した後、ゲルマニウム濃度が高いほどエッチングがよくなされる性質を用いて前記ポリシリコンゲルマニウム層130をパターニングすることにより、両側壁が負の傾斜面を有するゲートを形成する。図4Aは、図3Aのゲルマニウム濃度プロファイルにより得られる負の傾斜面を有するゲート130aを示すものであり、図4Bは、図3Bのゲルマニウム濃度プロファイルにより得られる負の傾斜面を有するゲート130bを示すものである。ここで、負の傾斜面とは、側壁がゲートトップよりゲートボトムが狭い場合であって、かつ、傾斜が直線状である場合を示す。
【0029】
ポリシリコンゲルマニウム層130をエッチングしてパターニングする方法としては各種の条件が可能であろうが、例に取って提示すれば下記の通りである。しかし、本発明がこれに限定されることはない。
【0030】
まず、ポリシリコンゲルマニウム層上にフォトレジストパターンを形成した後、フォトレジストパターンに保護されていない部分のポリシリコンゲルマニウム層をCF4及びCl2を含むガスを使用してプレエッチングを行う。工程圧力は4mTorrに維持し、ソースパワーは600Wにする。バイアスパワーは60Wほどにする。CF4は100sccmほど、そしてCl2は10〜20sccmほど供給する。エッチング時間は全体パターニング時間の1/10ほどに設定する。
【0031】
次に、HBr、Cl2、He及びO2を含むガスを使用してメインエッチングを行う。工程圧力は50mTorrに維持し、ソースパワーは1000Wにする。バイアスパワーは10〜40Wほどにする。HBrは160sccmにし、Cl2は20〜30sccmにし、そしてHe及びO2は混合して8sccmほどに供給する。エッチング時間は全体パターニング時間の8/10ほどに設定する。
【0032】
残りの時間中には工程圧力を50mTorrに維持し、ソースパワーは1000Wにする。バイアスパワーは40Wほどにし、HBrは160sccmにし、Cl2は20sccmにし、He及びO2は混合して8sccmほど供給してエンドポイントエッチングを行う。
【0033】
最後に、HBr、Cl2、He、O2及びN2を含むガスを使用してオーバエッチングを行う。この時、オーバエッチングの条件はエンドポイントエッチングを行う時の条件とほとんど同じであり、N2が追加される点のみが異なるが、その流量は5〜10sccmである。
【0034】
このようにパターニングされた本発明によるゲートはゲートトップからボトム側に行くほどゲート長が次第に短くなる負の傾斜面を有する。従って、従来のノッチゲートとゲートトップよりゲートボトムが狭いという点では類似しているものの、ゲート長が不連続的に変わる点では違いがある。
【0035】
次に、図5A及び図5Bを参照すれば、ゲート130a,130bが形成された結果物上に不純物を注入(150)してゲート130a,130b両方の半導体基板100にソース/ドレイン領域160を形成する。
【0036】
次に、図6A及び図6Bを参照すれば、熱処理(180)を行い、ゲルマニウムの濃度分布が均一になったゲート130a’,130b’を形成する。熱処理によりソース/ドレイン領域160が広がり、注入されたイオンも活性化する。
【0037】
ところで、熱処理を行う段階は、不純物を注入(150)してソース/ドレイン領域160を形成する前に行うことが好ましい場合もある。例えば、注入される不純物としてヒ素(As)やリン(P)を使用する場合には、ゲート130a,130bでのようにゲルマニウム濃度が傾斜している時に不純物ドーピングがよくなされなかったり、完成された素子特性が劣化したりするという問題があるからである。従って、本発明により形成されたゲートを熱処理する段階は、ソース/ドレイン領域の形成前または形成後に必要に応じて行われうる。
【0038】
上述した方法により製造された半導体素子は、半導体基板100上にゲート絶縁膜115を介在させて形成されたポリシリコンゲルマニウムゲート130a’,130b’を備える。前記ゲート130a’, 130b’は両側壁が負に傾斜することによりゲートトップよりゲートボトムが狭い。前述したゲルマニウム濃度プロファイル条件の通りに形成する場合、ゲートトップよりゲートボトムが10nm〜80nmほど狭い場合がある。熱処理を行う場合、ゲート130a’,130b’内のゲルマニウム濃度はゲート130a’,130b’の全体に亘って均一である。
【0039】
【発明の効果】
上述したように、本発明によれば、負の傾斜面を有するゲート構造はトップゲート長に比べてボトムゲート長が短い形状を有するので、同じボトムゲート長を有する通常のゲート構造に比べてフォトリソグラフィのパターニング能力より劣る素子の具現が可能になり、相対的に小さいゲート面抵抗を有する長所がある。
【0040】
特に、容易に調節可能なゲルマニウム濃度プロファイルを用いてゲート形状を変形するので、ゲートトップよりゲートボトムが狭いゲートの形状を容易に制御しつつ再現性良く製造できる。従って、狭い線幅のゲートパターニングによるOWV及びOCV劣化を抑え得る。
【0041】
以上、本発明について好適な実施形態を挙げて詳細に説明したが、本発明は前記実施形態に限定されることなく、本発明の技術的な思想内であれば、当分野における当業者にとって各種の変形が可能であるということは言うまでもない。
【図面の簡単な説明】
【図1】 通常のMOSFET(Metal Oxide Semiconductor Field Effect)構造におけるノッチゲートパターニング後の断面模式図である。
【図2】 本発明の実施形態による半導体素子の製造方法を説明するための工程断面図である。
【図3A】 本発明の第1実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図3B】 本発明の第2実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図4A】 本発明の第1実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図4B】 本発明の第2実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図5A】 本発明の第1実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図5B】 本発明の第2実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図6A】 本発明の第1実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【図6B】 本発明の第2実施形態による半導体素子及びその製造方法を説明するための工程断面図である。
【符号の説明】
100 半導体基板
115 ゲート絶縁膜
120 シード層
130 ポリシリコンゲルマニウム層
130a、130b ゲート
Claims (10)
- (a)半導体基板上にゲート絶縁膜を形成する段階と、
(b)前記ゲート絶縁膜上にシリコンシード層を形成する段階と、
(c)前記シード層上にシリコンソースガス及びゲルマニウムソースガスを同時に流してポリシリコンゲルマニウム層を形成する段階と、
(d)前記ポリシリコンゲルマニウム層をパターニングすることにより、ゲートトップよりゲートボトムが狭いゲートを形成する段階と、
(e)前記ゲートの形成された結果物上に不純物を注入して前記ゲート両側の前記半導体基板にソース/ドレイン領域を形成する段階と、を含み、
前記ゲートは、傾いた側壁を有することによりゲートトップよりゲートボトムが狭くなるように形成することを特徴とする半導体素子の製造方法。 - 前記ポリシリコンゲルマニウム層は、前記ゲルマニウムソースガスの量を次第に減らしてゲルマニウム濃度傾斜を有するように形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ポリシリコンゲルマニウム層をパターニングする時には、ゲルマニウム濃度が高いほどエッチングがよくなされる性質を利用することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ゲートの傾いた側壁は負に傾斜するように形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記シード層はポリシリコンまたは非晶質シリコンから形成することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記(c)段階後に、前記ポリシリコンゲルマニウム層上にシリコンキャッピング層を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記(c)段階のゲルマニウム濃度は前記ゲートボトムで最も高く、前記ゲートトップ側へと単調減少することを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記ゲート内のゲルマニウム濃度は前記ゲートボトムで30at%〜50at%であり、前記ゲートトップで0〜10at%であることを特徴とする請求項7に記載の半導体素子の製造方法。
- 前記ゲートが形成された結果物を熱処理する段階をさらに含んで前記ゲート内のゲルマニウム濃度を前記ゲートの全体に亘って均一にすることを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記(d)段階は、
(d−1)四フッ化炭素及び塩素を含むガスを用いてプレエッチングを行う段階と、
(d−2)臭化水素、塩素、ヘリウム及び酸素を含むガスを用いてメインエッチングを行う段階と、
(d−3)臭化水素、塩素、ヘリウム、酸素及び窒素を含むガスを用いてオーバエッチングを行う段階と、を含んで行われることを特徴とする請求項1に記載の半導体素子の製造方法。
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US9666449B2 (en) * | 2014-06-17 | 2017-05-30 | Micron Technology, Inc. | Conductors having a variable concentration of germanium for governing removal rates of the conductor during control gate formation |
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Citations (1)
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JP2002026318A (ja) * | 2000-07-12 | 2002-01-25 | Fujitsu Ltd | 絶縁ゲート型半導体装置及びその製造方法 |
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JPS61150375A (ja) * | 1984-12-25 | 1986-07-09 | Toshiba Corp | 半導体装置の製造方法 |
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JPH08204184A (ja) * | 1995-01-27 | 1996-08-09 | Sony Corp | Mosトランジスタ及びmosトランジスタの形成方法 |
JPH09213944A (ja) * | 1996-01-29 | 1997-08-15 | Matsushita Electron Corp | 電界効果トランジスタ及びその製造方法 |
FR2765395B1 (fr) * | 1997-06-30 | 1999-09-03 | Sgs Thomson Microelectronics | Procede de realisation de grille de transistors mos a forte teneur en germanium |
DE19924632B4 (de) * | 1999-05-28 | 2006-04-13 | Sanofi-Aventis Deutschland Gmbh | Verfahren zur Verzögerung der Desaktivierung von Glutarylamidase während einer Enzymkatalyse |
US6373112B1 (en) * | 1999-12-02 | 2002-04-16 | Intel Corporation | Polysilicon-germanium MOSFET gate electrodes |
US6605543B1 (en) * | 1999-12-30 | 2003-08-12 | Koninklijke Philips Electronics N.V. | Process to control etch profiles in dual-implanted silicon films |
US6551941B2 (en) * | 2001-02-22 | 2003-04-22 | Applied Materials, Inc. | Method of forming a notched silicon-containing gate structure |
US20020155665A1 (en) * | 2001-04-24 | 2002-10-24 | International Business Machines Corporation, | Formation of notched gate using a multi-layer stack |
KR100685602B1 (ko) * | 2001-06-25 | 2007-02-22 | 주식회사 하이닉스반도체 | 반도체소자의 게이트전극 형성방법 |
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