JPH09213944A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH09213944A JPH09213944A JP1313696A JP1313696A JPH09213944A JP H09213944 A JPH09213944 A JP H09213944A JP 1313696 A JP1313696 A JP 1313696A JP 1313696 A JP1313696 A JP 1313696A JP H09213944 A JPH09213944 A JP H09213944A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
- H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
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Abstract
(57)【要約】
【課題】 フォトリソグラフィーの解像度以下の短ゲー
ト長を形成する際に、高い制御性が得られるようにする
と共に、ソース又はドレインのＬＤＤ構造が容易に得ら
れるようにすることを目的とする。 【解決手段】 電界効果トランジスタは、半導体基板１
１の主面上に絶縁膜１２を介して形成されたゲート電極
１３を備えている。ゲート電極１３の半導体基板１１の
主面に対して垂直で且つゲート長方向の断面におけるゲ
ート長方向の長さは半導体基板１１の主面に近づくにし
たがって短くなっている構成とする。
ト長を形成する際に、高い制御性が得られるようにする
と共に、ソース又はドレインのＬＤＤ構造が容易に得ら
れるようにすることを目的とする。 【解決手段】 電界効果トランジスタは、半導体基板１
１の主面上に絶縁膜１２を介して形成されたゲート電極
１３を備えている。ゲート電極１３の半導体基板１１の
主面に対して垂直で且つゲート長方向の断面におけるゲ
ート長方向の長さは半導体基板１１の主面に近づくにし
たがって短くなっている構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関し、特にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔ
ｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの微
細化及び製造の簡便化に関する。
スタに関し、特にＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔ
ｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの微
細化及び製造の簡便化に関する。
【０００２】
【従来の技術】従来のＭＩＳトランジスタのうちの、と
りわけＭＯＳトランジスタの製造方法において、ＭＯＳ
トランジスタの動作の高速化及びＭＯＳトランジスタを
備えた半導体集積回路装置の小型化を図るために、露光
装置の解像度限界以下にゲート長を形成するには、公開
特昭６２−２２４８４等に開示されているようにウエッ
トエッチング等の等方性エッチングを利用して、ゲート
電極をサイドエッチングするしかなかった。
りわけＭＯＳトランジスタの製造方法において、ＭＯＳ
トランジスタの動作の高速化及びＭＯＳトランジスタを
備えた半導体集積回路装置の小型化を図るために、露光
装置の解像度限界以下にゲート長を形成するには、公開
特昭６２−２２４８４等に開示されているようにウエッ
トエッチング等の等方性エッチングを利用して、ゲート
電極をサイドエッチングするしかなかった。
【０００３】以下、従来のＭＯＳトランジスタの製造方
法を図面を参照しながら説明する。
法を図面を参照しながら説明する。
【０００４】図６は従来のＭＯＳトランジスタの製造方
法におけるゲート電極の短ゲート長化工程を示す断面図
である。図６に示すように、半導体基板５１の全面にわ
たってゲート酸化膜５２を堆積して、ゲート酸化膜５２
の全面にゲート電極５３となる導電性膜を堆積させた
後、該導電性膜の上のゲート電極形成領域にフォトリソ
グラフィーにより解像度限界のゲート長を有するフォト
レジストパターン５４を形成する。次に、導電性膜に対
してウエットエッチング等の等方性エッチングを行なっ
て、フォトレジストパターン５４が示すゲート長よりも
短いゲート長を有するゲート電極５３を形成することに
より、フォトリソグラフィーの解像度限界以下のゲート
長を有する短ゲート長化を実現している。
法におけるゲート電極の短ゲート長化工程を示す断面図
である。図６に示すように、半導体基板５１の全面にわ
たってゲート酸化膜５２を堆積して、ゲート酸化膜５２
の全面にゲート電極５３となる導電性膜を堆積させた
後、該導電性膜の上のゲート電極形成領域にフォトリソ
グラフィーにより解像度限界のゲート長を有するフォト
レジストパターン５４を形成する。次に、導電性膜に対
してウエットエッチング等の等方性エッチングを行なっ
て、フォトレジストパターン５４が示すゲート長よりも
短いゲート長を有するゲート電極５３を形成することに
より、フォトリソグラフィーの解像度限界以下のゲート
長を有する短ゲート長化を実現している。
【０００５】
【発明が解決しようとする課題】しかしながら、前記従
来のＭＯＳトランジスタの製造方法は、等方性エッチン
グを用いているため、異方性エッチングに比べて、制御
性及び均一性に劣ることが多く、半導体基板の全面にわ
たって均一なゲート長を得ることが困難であるという問
題を有していた。
来のＭＯＳトランジスタの製造方法は、等方性エッチン
グを用いているため、異方性エッチングに比べて、制御
性及び均一性に劣ることが多く、半導体基板の全面にわ
たって均一なゲート長を得ることが困難であるという問
題を有していた。
【０００６】本発明は、前記従来の問題を解決し、フォ
トリソグラフィーの解像度以下の短ゲート長を形成する
際に、高い制御性が得られるようにすると共に、ソース
及びドレインのＬＤＤ構造が容易に得られるようにする
ことを目的とする。
トリソグラフィーの解像度以下の短ゲート長を形成する
際に、高い制御性が得られるようにすると共に、ソース
及びドレインのＬＤＤ構造が容易に得られるようにする
ことを目的とする。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、エッチング種の進行方向に対して実効的
に基板を傾けて異方性エッチングを行なうことにより、
ゲート電極を形成するものである。
め、本発明は、エッチング種の進行方向に対して実効的
に基板を傾けて異方性エッチングを行なうことにより、
ゲート電極を形成するものである。
【０００８】具体的に請求項１の発明が講じた解決手段
は、電界効果トランジスタを、半導体基板の主面上に絶
縁膜を介して形成されたゲート電極を備え、該ゲート電
極の前記半導体基板の主面に対して垂直で且つゲート長
方向の断面におけるゲート長方向の長さは、前記半導体
基板の主面に近づくにしたがって短くなっている構成と
するものである。
は、電界効果トランジスタを、半導体基板の主面上に絶
縁膜を介して形成されたゲート電極を備え、該ゲート電
極の前記半導体基板の主面に対して垂直で且つゲート長
方向の断面におけるゲート長方向の長さは、前記半導体
基板の主面に近づくにしたがって短くなっている構成と
するものである。
【０００９】請求項１の構成により、ゲート電極の半導
体基板の主面に対して垂直で且つゲート長方向の断面に
おけるゲート長方向の長さが半導体基板の主面に近づく
にしたがって短くなっているため、露光装置の解像度限
界以下のゲート長が確実に形成されている。
体基板の主面に対して垂直で且つゲート長方向の断面に
おけるゲート長方向の長さが半導体基板の主面に近づく
にしたがって短くなっているため、露光装置の解像度限
界以下のゲート長が確実に形成されている。
【００１０】また、半導体基板の主面部のソース形成領
域又はドレイン形成領域に不純物を注入してそれぞれソ
ース及びドレインが形成されるとすると、ゲート電極の
ソース側又はドレイン側の側壁面が下部から上部に向か
うにつれてせり出しているため、半導体基板の主面部に
おけるゲート電極のソース側又はドレイン側の近傍部に
注入される不純物が遮られるので、ゲート電極のソース
側又はドレイン側近傍の不純物濃度が該近傍部以外の不
純物濃度よりも低くなる。これにより、従来、二度にわ
たる不純物注入工程を必要としたＬＤＤ構造が一度の不
純物注入工程により形成されることになる。
域又はドレイン形成領域に不純物を注入してそれぞれソ
ース及びドレインが形成されるとすると、ゲート電極の
ソース側又はドレイン側の側壁面が下部から上部に向か
うにつれてせり出しているため、半導体基板の主面部に
おけるゲート電極のソース側又はドレイン側の近傍部に
注入される不純物が遮られるので、ゲート電極のソース
側又はドレイン側近傍の不純物濃度が該近傍部以外の不
純物濃度よりも低くなる。これにより、従来、二度にわ
たる不純物注入工程を必要としたＬＤＤ構造が一度の不
純物注入工程により形成されることになる。
【００１１】請求項２の発明は、請求項１の構成におい
て、前記ゲート電極の前記半導体基板の主面に対して垂
直で且つゲート長方向の断面は逆台形上である構成を付
加するものである。
て、前記ゲート電極の前記半導体基板の主面に対して垂
直で且つゲート長方向の断面は逆台形上である構成を付
加するものである。
【００１２】請求項３の発明は、請求項１又は２の構成
に、前記ゲート電極のソース側又はドレイン側の側壁面
と前記半導体基板の主面とがなす角度は８０度以下に設
定されている構成を付加するものである。
に、前記ゲート電極のソース側又はドレイン側の側壁面
と前記半導体基板の主面とがなす角度は８０度以下に設
定されている構成を付加するものである。
【００１３】請求項４の発明は、請求項１〜３の構成
に、前記ゲート電極の前記半導体基板の主面に対して垂
直で且つゲート長方向の断面における前記半導体基板の
主面と反対側の角部は丸みを有している構成を付加する
ものである。
に、前記ゲート電極の前記半導体基板の主面に対して垂
直で且つゲート長方向の断面における前記半導体基板の
主面と反対側の角部は丸みを有している構成を付加する
ものである。
【００１４】請求項５の発明は、電界効果トランジスタ
の製造方法を、半導体基板の主面上に絶縁膜及び導電性
膜を順次堆積する膜堆積工程と、前記導電性膜の上のゲ
ート電極形成領域にエッチングマスクを形成するマスク
形成工程と、前記導電性膜に対して前記エッチングマス
クを用いて前記半導体基板の主面に垂直な方向からソー
ス側に傾斜した第１の方向及びドレイン側に傾斜した第
２の方向からそれぞれ異方性エッチングを行なうことに
より、前記半導体基板の主面に対して垂直で且つゲート
長方向の断面におけるゲート長方向の長さが前記半導体
基板の主面に近づくにしたがって短くなっているゲート
電極を形成するゲート電極形成工程とを備えている構成
とするものである。
の製造方法を、半導体基板の主面上に絶縁膜及び導電性
膜を順次堆積する膜堆積工程と、前記導電性膜の上のゲ
ート電極形成領域にエッチングマスクを形成するマスク
形成工程と、前記導電性膜に対して前記エッチングマス
クを用いて前記半導体基板の主面に垂直な方向からソー
ス側に傾斜した第１の方向及びドレイン側に傾斜した第
２の方向からそれぞれ異方性エッチングを行なうことに
より、前記半導体基板の主面に対して垂直で且つゲート
長方向の断面におけるゲート長方向の長さが前記半導体
基板の主面に近づくにしたがって短くなっているゲート
電極を形成するゲート電極形成工程とを備えている構成
とするものである。
【００１５】請求項５の構成により、ゲート電極を、半
導体基板の主面に垂直な方向からソース側に傾斜した第
１の方向及びドレイン側に傾斜した第２の方向から等方
性エッチングよりも制御性の優れる異方性エッチングを
それぞれ行なって、ゲート長方向の断面におけるゲート
長方向の長さが半導体基板の主面に近づくにしたがって
短くなるように形成するため、露光装置の解像度限界以
下の所望のゲート長を高い制御性をもって形成すること
ができる。
導体基板の主面に垂直な方向からソース側に傾斜した第
１の方向及びドレイン側に傾斜した第２の方向から等方
性エッチングよりも制御性の優れる異方性エッチングを
それぞれ行なって、ゲート長方向の断面におけるゲート
長方向の長さが半導体基板の主面に近づくにしたがって
短くなるように形成するため、露光装置の解像度限界以
下の所望のゲート長を高い制御性をもって形成すること
ができる。
【００１６】また、半導体基板の主面部のソース又はド
レイン形成領域に不純物を注入してそれぞれソース及び
ドレインを形成すると、ゲート電極のソース側又はドレ
イン側の側壁面が下部から上部に向かうにつれてせり出
しているため、半導体基板の主面部におけるゲート電極
のソース側又はドレイン側の近傍部に注入される不純物
が遮られるので、ゲート電極のソース側又はドレイン側
近傍の不純物濃度が該近傍部以外の不純物濃度よりも低
くなる。これにより、従来、二度にわたる不純物注入工
程を必要としたＬＤＤ構造を一度の不純物注入工程によ
り形成することができる。
レイン形成領域に不純物を注入してそれぞれソース及び
ドレインを形成すると、ゲート電極のソース側又はドレ
イン側の側壁面が下部から上部に向かうにつれてせり出
しているため、半導体基板の主面部におけるゲート電極
のソース側又はドレイン側の近傍部に注入される不純物
が遮られるので、ゲート電極のソース側又はドレイン側
近傍の不純物濃度が該近傍部以外の不純物濃度よりも低
くなる。これにより、従来、二度にわたる不純物注入工
程を必要としたＬＤＤ構造を一度の不純物注入工程によ
り形成することができる。
【００１７】請求項６の発明は、請求項５の構成におい
て、前記ゲート電極形成工程における前記第１の方向か
らの異方性エッチングと前記第２の方向からの異方性エ
ッチングとは同時に行なわれる構成とするものである。
て、前記ゲート電極形成工程における前記第１の方向か
らの異方性エッチングと前記第２の方向からの異方性エ
ッチングとは同時に行なわれる構成とするものである。
【００１８】請求項７の発明は、請求項５又は６の構成
に、前記ゲート電極形成工程の後に、前記ゲート電極を
所定量エッチバックする工程をさらに備えている構成を
付加するものである。
に、前記ゲート電極形成工程の後に、前記ゲート電極を
所定量エッチバックする工程をさらに備えている構成を
付加するものである。
【００１９】請求項８の発明は、請求項５〜７の構成
に、前記ゲート電極形成工程の後に、前記半導体基板の
主面に対して垂直で且つゲート長方向の断面における前
記半導体基板の主面と反対側の角部に丸みを形成する工
程をさらに備えている構成を付加するものである。
に、前記ゲート電極形成工程の後に、前記半導体基板の
主面に対して垂直で且つゲート長方向の断面における前
記半導体基板の主面と反対側の角部に丸みを形成する工
程をさらに備えている構成を付加するものである。
【００２０】
（第１の実施形態）以下、本発明の第１の実施形態に係
る電界効果トランジスタを図面を参照しながら説明す
る。
る電界効果トランジスタを図面を参照しながら説明す
る。
【００２１】図１は本発明の第１の実施形態に係るＭＩ
Ｓ型電界効果トランジスタの断面図である。図１に示す
ように、半導体基板１１の主面上にゲート絶縁膜１２を
介してゲート電極１３が形成されており、ゲート電極１
３を挟んで半導体基板１１の上面の両側部にそれぞれソ
ース領域１４及びドレイン領域１５が形成されている。
Ｓ型電界効果トランジスタの断面図である。図１に示す
ように、半導体基板１１の主面上にゲート絶縁膜１２を
介してゲート電極１３が形成されており、ゲート電極１
３を挟んで半導体基板１１の上面の両側部にそれぞれソ
ース領域１４及びドレイン領域１５が形成されている。
【００２２】本実施形態の特徴として、ゲート電極１３
の半導体基板１１の主面に対して垂直で且つゲート長方
向の断面におけるゲート長方向の長さは、半導体基板１
１の主面に近づくにしたがって短くなっている。また、
ゲート電極１３のソース領域１４側又はドレイン領域１
５側の側壁面と半導体基板１１の主面とがなす角度θは
８０度以下に設定されているため、露光装置の解像度限
界以下のゲート長が確実に形成されている。
の半導体基板１１の主面に対して垂直で且つゲート長方
向の断面におけるゲート長方向の長さは、半導体基板１
１の主面に近づくにしたがって短くなっている。また、
ゲート電極１３のソース領域１４側又はドレイン領域１
５側の側壁面と半導体基板１１の主面とがなす角度θは
８０度以下に設定されているため、露光装置の解像度限
界以下のゲート長が確実に形成されている。
【００２３】さらに、ゲート電極１３をマスクとして半
導体基板１１に対してイオン注入を行なうことにより、
自己整合的にソース領域１４及びドレイン領域１５を形
成すると、ゲート電極１３のソース領域１４側又はドレ
イン領域１５側の側壁面が下部から上部に向かうにつれ
てせり出しているため、ゲート電極１３のソース領域１
４側又はドレイン領域１５側の近傍部に注入される不純
物が遮られるので、該近傍部の不純物濃度が該近傍部以
外の不純物濃度よりも低くなる。これにより、従来、サ
イドウォールの形成等の複雑な工程を必要としたＬＤＤ
構造が一度のイオン注入工程により形成されるため、製
造工程の簡略化が実現される。
導体基板１１に対してイオン注入を行なうことにより、
自己整合的にソース領域１４及びドレイン領域１５を形
成すると、ゲート電極１３のソース領域１４側又はドレ
イン領域１５側の側壁面が下部から上部に向かうにつれ
てせり出しているため、ゲート電極１３のソース領域１
４側又はドレイン領域１５側の近傍部に注入される不純
物が遮られるので、該近傍部の不純物濃度が該近傍部以
外の不純物濃度よりも低くなる。これにより、従来、サ
イドウォールの形成等の複雑な工程を必要としたＬＤＤ
構造が一度のイオン注入工程により形成されるため、製
造工程の簡略化が実現される。
【００２４】以下、本発明の第１の実施形態に係る電界
効果トランジスタの製造方法を図面を参照しながら説明
する。
効果トランジスタの製造方法を図面を参照しながら説明
する。
【００２５】図２は本発明の第１の実施形態に係るＭＩ
Ｓ型電界効果トランジスタの製造方法を示す工程順断面
図である。まず、図２（ａ）に示すように、半導体基板
１１の主面上にゲート絶縁膜１２及びゲート電極となる
導電性膜１３Ａを順次堆積した後、通常のフォトリソグ
ラフィーを用いてゲート電極形成領域に解像度限界のゲ
ート長を有するフォトレジストパターン２１を形成する
次に、図２（ｂ）に示すように、エッチング種の進行方
向２２に対して半導体基板１１を傾けておいて、フォト
レジストパターン２１をマスクにして導電性膜１３Ａに
対して異方性エッチングを行なう。
Ｓ型電界効果トランジスタの製造方法を示す工程順断面
図である。まず、図２（ａ）に示すように、半導体基板
１１の主面上にゲート絶縁膜１２及びゲート電極となる
導電性膜１３Ａを順次堆積した後、通常のフォトリソグ
ラフィーを用いてゲート電極形成領域に解像度限界のゲ
ート長を有するフォトレジストパターン２１を形成する
次に、図２（ｂ）に示すように、エッチング種の進行方
向２２に対して半導体基板１１を傾けておいて、フォト
レジストパターン２１をマスクにして導電性膜１３Ａに
対して異方性エッチングを行なう。
【００２６】次に、図２（ｃ）に示すように、半導体基
板１１の両側端部の左右を入れ替えて、図２（ｂ）と同
様にフォトレジストパターン２１をマスクとして導電性
膜１３Ｂに対して異方性エッチングを行なって、ゲート
電極１３を形成する。
板１１の両側端部の左右を入れ替えて、図２（ｂ）と同
様にフォトレジストパターン２１をマスクとして導電性
膜１３Ｂに対して異方性エッチングを行なって、ゲート
電極１３を形成する。
【００２７】次に、図２（ｄ）に示すように、フォトレ
ジストパターン２１を除去した後、半導体基板１１の上
面部のソース形成領域及びドレイン形成領域に対してイ
オン注入を行なって、ソース領域１４及びドレイン領域
１５をそれぞれ形成する。
ジストパターン２１を除去した後、半導体基板１１の上
面部のソース形成領域及びドレイン形成領域に対してイ
オン注入を行なって、ソース領域１４及びドレイン領域
１５をそれぞれ形成する。
【００２８】このように、本実施形態の製造方法による
と、等方性エッチングよりも制御性に優れる異方性エッ
チングを用いているため、リソグラフィーの解像限界以
下の短ゲート長を制御性よく形成することができる。
と、等方性エッチングよりも制御性に優れる異方性エッ
チングを用いているため、リソグラフィーの解像限界以
下の短ゲート長を制御性よく形成することができる。
【００２９】また、図２（ｄ）にを用いて説明したよう
に、ゲート電極１３をマスクとして自己整合的にソース
領域１４及びドレイン領域１５を形成すると、ゲート電
極１３のソース領域１４側又はドレイン領域１５側の側
壁面が下部から上部に向かうにつれてせり出しているた
め、ゲート電極１３のソース領域１４側又はドレイン領
域１５側の近傍部に注入される不純物が遮られるので、
ソース領域１４におけるゲート電極近傍部１４ａの不純
物濃度がゲート電極近傍部以外の領域１４ｂの不純物濃
度よりも低くなると共に、ドレイン領域１５におけるゲ
ート電極近傍部１５ａの不純物濃度がゲート電極近傍部
以外の領域１５ｂの不純物濃度よりも低くなる。これに
より、従来、サイドウォールの形成等の複雑な工程を必
要としたＬＤＤ構造が一度のイオン注入工程により形成
されるため、製造工程の簡略化を実現できる。
に、ゲート電極１３をマスクとして自己整合的にソース
領域１４及びドレイン領域１５を形成すると、ゲート電
極１３のソース領域１４側又はドレイン領域１５側の側
壁面が下部から上部に向かうにつれてせり出しているた
め、ゲート電極１３のソース領域１４側又はドレイン領
域１５側の近傍部に注入される不純物が遮られるので、
ソース領域１４におけるゲート電極近傍部１４ａの不純
物濃度がゲート電極近傍部以外の領域１４ｂの不純物濃
度よりも低くなると共に、ドレイン領域１５におけるゲ
ート電極近傍部１５ａの不純物濃度がゲート電極近傍部
以外の領域１５ｂの不純物濃度よりも低くなる。これに
より、従来、サイドウォールの形成等の複雑な工程を必
要としたＬＤＤ構造が一度のイオン注入工程により形成
されるため、製造工程の簡略化を実現できる。
【００３０】なお、本実施形態の製造方法において、図
２（ｂ）及び図２（ｃ）の異方性エッチング工程の間に
半導体基板１１の両側端部を１８０度回転させて側端部
を交換したが、エッチングチャンバー内のエッチング
を、半導体基板１１の主面に対して垂直で且つゲート長
方向に対しても垂直な平面に対して対称な方向を有する
２種類のエッチングとしてもよい。
２（ｂ）及び図２（ｃ）の異方性エッチング工程の間に
半導体基板１１の両側端部を１８０度回転させて側端部
を交換したが、エッチングチャンバー内のエッチング
を、半導体基板１１の主面に対して垂直で且つゲート長
方向に対しても垂直な平面に対して対称な方向を有する
２種類のエッチングとしてもよい。
【００３１】すなわち、図３（ａ）に示すように、第１
の進行方向２３の異方性エッチングを導電性膜１３Ｂに
対して行なった後、図３（ｂ）に示すように、半導体基
板１１を反転させることなく第２の進行方向２４の異方
性エッチングを行なってもよい。
の進行方向２３の異方性エッチングを導電性膜１３Ｂに
対して行なった後、図３（ｂ）に示すように、半導体基
板１１を反転させることなく第２の進行方向２４の異方
性エッチングを行なってもよい。
【００３２】さらに、図３（ｃ）に示すように、第１の
進行方向２３及び第２の進行方向２４のエッチング種を
混在させて、一度の工程によりエッチングを行なっても
よい。
進行方向２３及び第２の進行方向２４のエッチング種を
混在させて、一度の工程によりエッチングを行なっても
よい。
【００３３】（第２の実施形態）以下、本発明の第２の
実施形態に係る電界効果トランジスタの製造方法を図面
を参照しながら説明する。図４（ａ）は第１の実施形態
における図２（ｃ）に示した工程の後に、フォトレジス
トパターン２１を除去した後、ゲート電極１３の上端部
に対して所定量のエッチバックを行なって新たなゲート
電極１３１を形成する。
実施形態に係る電界効果トランジスタの製造方法を図面
を参照しながら説明する。図４（ａ）は第１の実施形態
における図２（ｃ）に示した工程の後に、フォトレジス
トパターン２１を除去した後、ゲート電極１３の上端部
に対して所定量のエッチバックを行なって新たなゲート
電極１３１を形成する。
【００３４】このように、本実施形態によると、ゲート
電極１３の上端部に対して所定量のエッチバックを行な
うため、ゲート電極１３の上端部がゲート長方向に短く
なるので、ソース領域１４及びドレイン領域１５にそれ
ぞれソース電極３４及びドレイン電極３５を形成する際
に、図４（ｂ）に示すソース電極３４及びゲート電極１
３１の電極間マージン３６並びにドレイン電極３５及び
ゲート電極１３１の電極間マージン３７である各セパレ
ーションマージンを一定に保ったまま、ソース電極３４
及びドレイン電極３５の電極間の距離を縮めることがで
きるようになる。これにより、ソース領域１４及びドレ
イン領域１５の各電極を含めたトランジスタのサイズを
小さくすることができるので、半導体基板の縮小に大き
く寄与する。
電極１３の上端部に対して所定量のエッチバックを行な
うため、ゲート電極１３の上端部がゲート長方向に短く
なるので、ソース領域１４及びドレイン領域１５にそれ
ぞれソース電極３４及びドレイン電極３５を形成する際
に、図４（ｂ）に示すソース電極３４及びゲート電極１
３１の電極間マージン３６並びにドレイン電極３５及び
ゲート電極１３１の電極間マージン３７である各セパレ
ーションマージンを一定に保ったまま、ソース電極３４
及びドレイン電極３５の電極間の距離を縮めることがで
きるようになる。これにより、ソース領域１４及びドレ
イン領域１５の各電極を含めたトランジスタのサイズを
小さくすることができるので、半導体基板の縮小に大き
く寄与する。
【００３５】さらに、図５に示すように、ゲート電極１
３２上面部及び側壁部を酸化することにより導電性膜１
３２ａの周辺部に酸化膜１３２ｂを形成して、ゲート電
極１３２の半導体基板１１の主面に対して垂直で且つゲ
ート長方向の断面における半導体基板１１の主面と反対
側の角部に丸みを形成する工程を図４（ａ）に示したエ
ッチバック工程の後に追加する。
３２上面部及び側壁部を酸化することにより導電性膜１
３２ａの周辺部に酸化膜１３２ｂを形成して、ゲート電
極１３２の半導体基板１１の主面に対して垂直で且つゲ
ート長方向の断面における半導体基板１１の主面と反対
側の角部に丸みを形成する工程を図４（ａ）に示したエ
ッチバック工程の後に追加する。
【００３６】このように、ゲート電極１３２を酸化する
ことにより、ゲート電極１３２における半導体基板１１
の主面と反対側の角部を丸めるため、ゲート電極１３２
の上端部がゲート長方向にさらに短くなるので、ソース
電極及びドレイン電極の電極間の距離をさらに縮めるこ
とができるようになり、トランジスタのサイズを一層小
さくすることができる。
ことにより、ゲート電極１３２における半導体基板１１
の主面と反対側の角部を丸めるため、ゲート電極１３２
の上端部がゲート長方向にさらに短くなるので、ソース
電極及びドレイン電極の電極間の距離をさらに縮めるこ
とができるようになり、トランジスタのサイズを一層小
さくすることができる。
【００３７】なお、上述したゲート電極のエッチバック
工程及びゲート電極の酸化工程は、第１の実施形態にお
いて説明した電界効果トランジスタにも当然のことなが
ら適用できる。
工程及びゲート電極の酸化工程は、第１の実施形態にお
いて説明した電界効果トランジスタにも当然のことなが
ら適用できる。
【００３８】
【発明の効果】以上説明したように、請求項１の発明に
係る電界効果トランジスタによると、露光装置の解像度
限界以下のゲート長が確実に形成される。
係る電界効果トランジスタによると、露光装置の解像度
限界以下のゲート長が確実に形成される。
【００３９】また、半導体基板の主面部のソース形成領
域又はドレイン形成領域に不純物を注入してそれぞれソ
ース及びドレインが形成されるとすると、ゲート電極の
ソース側又はドレイン側の側壁面と半導体基板の主面と
がなす角度に応じて、ゲート電極のソース側又はドレイ
ン側近傍部の不純物濃度が該近傍部以外の不純物濃度よ
りも低くなるため、ＬＤＤ構造が簡易に得られるように
なる。
域又はドレイン形成領域に不純物を注入してそれぞれソ
ース及びドレインが形成されるとすると、ゲート電極の
ソース側又はドレイン側の側壁面と半導体基板の主面と
がなす角度に応じて、ゲート電極のソース側又はドレイ
ン側近傍部の不純物濃度が該近傍部以外の不純物濃度よ
りも低くなるため、ＬＤＤ構造が簡易に得られるように
なる。
【００４０】請求項２の発明に係る電界効果トランジス
タによると、ゲート電極の半導体基板の主面に対して垂
直で且つゲート長方向の断面は逆台形上であるため、露
光装置の解像度限界以下のゲート長が確実に形成され
る。
タによると、ゲート電極の半導体基板の主面に対して垂
直で且つゲート長方向の断面は逆台形上であるため、露
光装置の解像度限界以下のゲート長が確実に形成され
る。
【００４１】請求項３の発明に係る電界効果トランジス
タによると、ゲート電極のソース側又はドレイン側の側
壁面と半導体基板の主面とがなす角度は８０度以下に設
定されているため、ゲート電極のソース側又はドレイン
側近傍部の不純物濃度が該近傍部以外の不純物濃度より
も確実に低くなるため、ＬＤＤ構造が確実に得られるよ
うになる。
タによると、ゲート電極のソース側又はドレイン側の側
壁面と半導体基板の主面とがなす角度は８０度以下に設
定されているため、ゲート電極のソース側又はドレイン
側近傍部の不純物濃度が該近傍部以外の不純物濃度より
も確実に低くなるため、ＬＤＤ構造が確実に得られるよ
うになる。
【００４２】請求項４の発明に係る電界効果トランジス
タによると、ゲート電極の半導体基板の主面に対して垂
直で且つゲート長方向の断面における半導体基板の主面
と反対側の角部は丸みを有しているため、ゲート電極の
上端部がゲート長方向に小さくなるので、ソース電極及
びドレイン電極の電極間の距離をさらに縮めることがで
きるようになり、該トランジスタのサイズを小さくする
ことができる。
タによると、ゲート電極の半導体基板の主面に対して垂
直で且つゲート長方向の断面における半導体基板の主面
と反対側の角部は丸みを有しているため、ゲート電極の
上端部がゲート長方向に小さくなるので、ソース電極及
びドレイン電極の電極間の距離をさらに縮めることがで
きるようになり、該トランジスタのサイズを小さくする
ことができる。
【００４３】請求項５の発明に係る電界効果トランジス
タの製造方法によると、ゲート電極を、等方性エッチン
グよりも制御性の優れる異方性エッチングを行なって、
ゲート長方向の断面におけるゲート長方向の長さが半導
体基板の主面に近づくにしたがって短くなるように形成
するため、露光装置の解像度限界以下の短ゲート長を高
い制御性をもって得ることができる。
タの製造方法によると、ゲート電極を、等方性エッチン
グよりも制御性の優れる異方性エッチングを行なって、
ゲート長方向の断面におけるゲート長方向の長さが半導
体基板の主面に近づくにしたがって短くなるように形成
するため、露光装置の解像度限界以下の短ゲート長を高
い制御性をもって得ることができる。
【００４４】また、ソース及びドレインを形成する際
に、半導体基板の主面部におけるゲート電極のソース側
又はドレイン側の近傍部に注入される不純物の一部がゲ
ート電極の上側端部により遮られるため、ゲート電極の
ソース側又はドレイン側近傍の不純物濃度が該近傍部以
外の不純物濃度よりも低くなる。これにより、従来、サ
イドウォール形成工程及び二度にわたる不純物注入工程
等の複数の工程を必要としたＬＤＤ形成工程を一度の不
純物注入工程により形成することができるので、製造工
程の簡略化を図ることができる。
に、半導体基板の主面部におけるゲート電極のソース側
又はドレイン側の近傍部に注入される不純物の一部がゲ
ート電極の上側端部により遮られるため、ゲート電極の
ソース側又はドレイン側近傍の不純物濃度が該近傍部以
外の不純物濃度よりも低くなる。これにより、従来、サ
イドウォール形成工程及び二度にわたる不純物注入工程
等の複数の工程を必要としたＬＤＤ形成工程を一度の不
純物注入工程により形成することができるので、製造工
程の簡略化を図ることができる。
【００４５】請求項６の発明に係る電界効果トランジス
タの製造方法によると、第１の方向からの異方性エッチ
ングと第２の方向からの異方性エッチングとを同時に行
なうため、製造工程をより簡略化できる。
タの製造方法によると、第１の方向からの異方性エッチ
ングと第２の方向からの異方性エッチングとを同時に行
なうため、製造工程をより簡略化できる。
【００４６】請求項７の発明に係る電界効果トランジス
タの製造方法によると、ゲート電極を所定量エッチバッ
クするため、ゲート電極の上端部がゲート長方向に短く
なるので、ソース及びドレインにそれぞれソース電極及
びドレイン電極を形成する際に、ソース電極及びゲート
電極の電極間マージン並びにドレイン電極及びゲート電
極の電極間マージンを一定に保ったまま、ソース電極及
びドレイン電極の電極間の距離を縮めることができるよ
うになる。これにより、ソース及びドレインの各電極を
含めた該トランジスタのサイズを小さくすることができ
るため、半導体基板を縮小できる。
タの製造方法によると、ゲート電極を所定量エッチバッ
クするため、ゲート電極の上端部がゲート長方向に短く
なるので、ソース及びドレインにそれぞれソース電極及
びドレイン電極を形成する際に、ソース電極及びゲート
電極の電極間マージン並びにドレイン電極及びゲート電
極の電極間マージンを一定に保ったまま、ソース電極及
びドレイン電極の電極間の距離を縮めることができるよ
うになる。これにより、ソース及びドレインの各電極を
含めた該トランジスタのサイズを小さくすることができ
るため、半導体基板を縮小できる。
【００４７】請求項８の発明に係る電界効果トランジス
タの製造方法によると、半導体基板の主面に対して垂直
で且つゲート長方向の断面における半導体基板の主面と
反対側の角部に丸みを形成する工程をさらに備えている
ため、ゲート電極の上端部がゲート長方向に短くなるの
で、ソース電極及びゲート電極の電極間マージン並びに
ドレイン電極及びゲート電極の電極間マージンを一定に
保ったまま、ソース電極及びドレイン電極の電極間の距
離をさらに縮めることができるようになり、該トランジ
スタのサイズを一層小さくすることができる。
タの製造方法によると、半導体基板の主面に対して垂直
で且つゲート長方向の断面における半導体基板の主面と
反対側の角部に丸みを形成する工程をさらに備えている
ため、ゲート電極の上端部がゲート長方向に短くなるの
で、ソース電極及びゲート電極の電極間マージン並びに
ドレイン電極及びゲート電極の電極間マージンを一定に
保ったまま、ソース電極及びドレイン電極の電極間の距
離をさらに縮めることができるようになり、該トランジ
スタのサイズを一層小さくすることができる。
【図１】本発明の第１の実施形態に係るＭＩＳ型電界効
果トランジスタの断面図である。
果トランジスタの断面図である。
【図２】本発明の第１の実施形態に係るＭＩＳ型電界効
果トランジスタの製造方法を示す工程順断面図である。
果トランジスタの製造方法を示す工程順断面図である。
【図３】本発明の第１の実施形態に係るＭＩＳ型電界効
果トランジスタの製造方法を示す工程順断面図である。
果トランジスタの製造方法を示す工程順断面図である。
【図４】本発明の第２の実施形態に係るＭＩＳ型電界効
果トランジスタの製造方法を示す工程順断面図である。
果トランジスタの製造方法を示す工程順断面図である。
【図５】本発明の第２の実施形態に係るＭＩＳ型電界効
果トランジスタの製造方法を示す工程順断面図である。
果トランジスタの製造方法を示す工程順断面図である。
【図６】従来のＭＯＳトランジスタの製造方法における
ゲート電極の短ゲート長化工程を示す断面図である。
ゲート電極の短ゲート長化工程を示す断面図である。
１１ 半導体基板 １２ ゲート絶縁膜 １３ ゲート電極 １３Ａ 導電性膜 １３Ｂ 導電性膜 １３１ ゲート電極 １３２ ゲート電極 １３２ａ 導電性膜 １３２ｂ 酸化膜 １４ ソース領域 １４ａ ゲート電極近傍部 １４ｂ ゲート電極近傍部以外の領域 １５ ドレイン領域 １５ａ ゲート電極近傍部 １５ｂ ゲート電極近傍部以外の領域 ２１ フォトレジストパターン ２２ エッチング種の進行方向 ２３ 第１の進行方向 ２４ 第２の進行方向 ３４ ソース電極 ３５ ドレイン電極 ３６ 電極間マージン ３７ 電極間マージン ５１ 半導体基板 ５２ ゲート酸化膜 ５３ ゲート電極 ５４ フォトレジストパターン
Claims (8)
- 【請求項１】 半導体基板の主面上に絶縁膜を介して形
成されたゲート電極を備え、該ゲート電極の前記半導体
基板の主面に対して垂直で且つゲート長方向の断面にお
けるゲート長方向の長さは前記半導体基板の主面に近づ
くにしたがって短くなっていることを特徴とする電界効
果トランジスタ。 - 【請求項２】 前記ゲート電極の前記半導体基板の主面
に対して垂直で且つゲート長方向の断面は逆台形上であ
ることを特徴とする請求項１に記載の電界効果トランジ
スタ。 - 【請求項３】 前記ゲート電極のソース側又はドレイン
側の側壁面と前記半導体基板の主面とがなす角度は８０
度以下に設定されていることを特徴とする請求項１又は
２に記載の電界効果トランジスタ。 - 【請求項４】 前記ゲート電極の前記半導体基板の主面
に対して垂直で且つゲート長方向の断面における前記半
導体基板の主面と反対側の角部は丸みを有していること
を特徴とする請求項１〜３のいずれか１項に記載の電界
効果トランジスタ。 - 【請求項５】 半導体基板の主面上に絶縁膜及び導電性
膜を順次堆積する膜堆積工程と、 前記導電性膜の上のゲート電極形成領域にエッチングマ
スクを形成するマスク形成工程と、 前記導電性膜に対して前記エッチングマスクを用いて前
記半導体基板の主面に垂直な方向からソース側に傾斜し
た第１の方向及びドレイン側に傾斜した第２の方向から
それぞれ異方性エッチングを行なうことにより、前記半
導体基板の主面に対して垂直で且つゲート長方向の断面
におけるゲート長方向の長さが前記半導体基板の主面に
近づくにしたがって短くなっているゲート電極を形成す
るゲート電極形成工程とを備えていることを特徴とする
電界効果トランジスタの製造方法。 - 【請求項６】 前記ゲート電極形成工程における前記第
１の方向からの異方性エッチングと前記第２の方向から
の異方性エッチングとは同時に行なわれることを特徴と
する請求項５に記載の電界効果トランジスタの製造方
法。 - 【請求項７】 前記ゲート電極形成工程の後に、前記ゲ
ート電極を所定量エッチバックする工程をさらに備えて
いることを特徴とする請求項５又は６に記載の電界効果
トランジスタの製造方法。 - 【請求項８】 前記ゲート電極形成工程の後に、前記半
導体基板の主面に対して垂直で且つゲート長方向の断面
における前記半導体基板の主面と反対側の角部に丸みを
形成する工程をさらに備えていることを特徴とする請求
項５〜７のいずれか１項に記載の電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313696A JPH09213944A (ja) | 1996-01-29 | 1996-01-29 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1313696A JPH09213944A (ja) | 1996-01-29 | 1996-01-29 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09213944A true JPH09213944A (ja) | 1997-08-15 |
Family
ID=11824755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1313696A Pending JPH09213944A (ja) | 1996-01-29 | 1996-01-29 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09213944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015050A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | 負の傾斜面を有するゲートを備える半導体素子及びその製造方法 |
-
1996
- 1996-01-29 JP JP1313696A patent/JPH09213944A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015050A (ja) * | 2002-06-05 | 2004-01-15 | Samsung Electronics Co Ltd | 負の傾斜面を有するゲートを備える半導体素子及びその製造方法 |
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