KR20050081257A - 반도체 장치에서 도전 패턴 및 이의 형성 방법 - Google Patents

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Abstract

코발트 실리사이드를 포함하는 도전 패턴 및 이의 형성 방법이 개시되어 있다. 기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 HSG막을 형성한다. 상기 HSG막을 식각하여 HSG 패턴 및 폴리실리콘 패턴을 형성한다. 상기 HSG 패턴의 표면에 코발트막을 증착한다. 이어서, 상기 코발트막을 열처리하여 상기 HSG 패턴 상부면에 코발트 실리사이드 패턴을 형성시키는 공정을 포함하여 도전 패턴을 형성한다. 상기 방법에 의하면, 코발트 어그로머레이션을 감소시켜 저항 증가를 최소화할 수 있다.

Description

반도체 장치에서 도전 패턴 및 이의 형성 방법{Electric pattern and method of forming electric pattern in semiconductor device}
본 발명은 반도체 장치에서 도전 패턴을 형성하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 코발트 실리사이드막을 포함하는 도전 패턴 형성 방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서 대량의 정보를 보다 빠르게 처리하게 위해 데이터 전송속도가 높은 고집적 반도체 장치가 요구되고 있다. 그러나, 상기와 같이 반도체 장치가 고집적화되면서 반도체 장치의 특성을 확보하기는 점점 더 어려워지고 있다. 예컨대, 반도체 장치에서 게이트 길이 및 소오스/드레인의 정션 깊이는 감소되고 있으며, 이는 게이트 및 소오스/드레인 영역의 저항을 증가시키는 요인이 된다. 상기와 같이 저항이 증가됨에 따라 반도체 장치는 고속으로 동작하기 어렵고, 전력 소비의 문제가 발생하게 된다.
상기와 같은 문제를 감소시키기 위해, 상기 게이트 및 소오스/드레인 영역 상에 금속과 실리콘의 화합물인 금속 실리사이드(silicide)막을 형성하는 방법이 널리 사용하고 있다. 상기 금속 실리사이드막은 예컨대, 텅스텐 실리사이드막, 티타늄 실리사이드막 또는 코발트 실리사이드막을 포함한다. 이 중에서 상기 코발트 실리사이드막은 특히 낮은 저항, 낮은 실리콘 소모 및 높은 열적, 화학적 안정성 때문에 최근의 반도체 장치에 적극적으로 사용되고 있다.
그러나, 반도체 장치가 초고집적화됨에 따라 상기 코발트 실리사이드를 형성할 시에 이전에는 발생되지 않았던 예기치 않은 문제들이 발생하고 있다.
예컨대, 80 내지 90Å정도의 매우 작은 선폭을 갖는 게이트 전극을 형성하는 경우에 코발트 실리사이드로서 형성되는 부위의 면적이 매우 축소된다. 이 경우, 상기 코발트 실리사이드를 형성하는 과정에서 코발트가 자체적으로 뭉치는 현상인 어그로머레이션(agglomeration)이 발생하게 된다. 상기 코발트 어그로머레이션이 발생되면, 코발트 실리사이드가 정상적으로 형성되지 않게되고 상기 코발트 실리사이드의 저항이 매우 증가되는 문제가 발생한다. 때문에, 게이트 전극의 선폭이 매우 작은 경우에는 상기 코발트 실리사이드를 적용하여 게이트 전극의 저항을 감소시키는 것이 매우 어렵다.
이러한 문제를 극복하기 위한 차세대 반도체 소자용 오믹막(Ohmic layer)으로서 니켈 실리사이드막이 연구되고 있다. 그러나, 상기 니켈 실리사이드막은 열적 안정성이 매우 좋지 않기 때문에 후속 공정 시의 열적 버짓을 최소화하여야 하는 문제가 있다.
따라서, 본 발명의 제1 목적은 저저항의 코발트 실리사이드를 포함하는 미세 도전 패턴을 제공하는데 있다.
본 발명의 제2 목적은 저저항의 코발트 실리사이드를 포함하는 미세 도전 패턴을 형성하는 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
기판 상에 구비된 폴리실리콘 패턴과, 상기 폴리실리콘 패턴 상에 구비된 HSG 패턴과, 상기 HSG 패턴의 상부면에 구비된 코발트 실리사이드 패턴을 포함하는 미세 도전 패턴을 제공한다.
상기 폴리실리콘 패턴 및 HSG 패턴에는 불순물이 도핑되어 있다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 HSG막을 형성한다. 상기 HSG막을 식각하여 HSG 패턴 및 폴리실리콘 패턴을 형성한다. 상기 HSG 패턴의 표면에 코발트막을 증착한다. 이어서, 상기 코발트막을 열처리하여 상기 HSG 패턴 상부면에 코발트 실리사이드 패턴을 형성시키는 공정을 포함하는 반도체 장치에서의 도전 패턴 형성 방법을 제공한다.
상기 방법에 의하면, 반구형 그레인이 성장되어 올록 볼록한 표면을 갖는 상기 HSG 패턴상에 코발트 실리사이드막이 형성되므로, 코발트 실리사이드막 형성 부위의 표면적이 증가된다. 때문에, 도전 패턴의 선폭이 축소되더라도, 상기 코발트 실리사이드막이 형성되는 부위의 표면적이 증가되므로 종래의 협소한 게이트에서 코발트 실리사이드막을 형성할 시에 주로 발생하였던 어그로머레이션 불량을 최소화할 수 있으며, 이로 인해 도전 패턴의 저항이 감소되어 반도체 장치의 특성이 향상되는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 게이트 전극을 나타내는 단면도이다.
도 1을 참조하면, 기판(10) 상에 게이트 절연막 패턴(14a)이 구비된다. 상기 게이트 절연막 패턴(14a) 상에 폴리실리콘 패턴(16a)이 구비된다. 상기 폴리실리콘 패턴(16a) 상에 반구형 실리콘 그레인(Hemispherical Grain; 이하,HSG) 패턴(18a)이 형성된다. 상기 HSG 패턴(18a)은 상부 표면은 올록 볼록한 형태(embossing)를 가지며 돌출되고, 상기 HSG 패턴(18a)의 측면은 플랫한 형태를 가진다.
상기 폴리실리콘 패턴(16a) 및 HSG 패턴(18a) 내에는 불순물 이온이 주입되어 있다. 때문에, 상기 폴리실리콘 패턴(16a) 및 HSG 패턴(18a)은 도전성을 갖는다. 그리고, 상기 폴리실리콘 패턴(16a)의 양측에 위치한 기판(10) 표면 아래에는 트랜지스터의 소오스/드레인 영역(20)이 구비된다.
상기 폴리실리콘 패턴(16a), HSG 패턴(18a) 및 게이트 절연막 패턴(14a)의 측벽에 게이트 스페이서(22)를 구비한다. 상기 게이트 스페이서(22)는 코발트 실리사이드 공정을 수행할 시에 상기 HSG 패턴(18a) 및 폴리실리콘 패턴(16a)의 측벽에 실리사이드막을 형성시키지 않고, 상기 HSG 패턴(18a)의 상부면에만 실리사이드막을 형성시키기 위한 마스킹막의 역할을 하기 위해 구비된다. 상기 게이트 스페이서(22)는 실리콘 질화물 또는 실리콘 산화물로 이루어진다.
상기 기판(10) 및 HSG 패턴(18a)의 상부면에 코발트 실리사이드 패턴(26)을 구비한다. 그리고, 상기 코발트 실리사이드 패턴(26)은 도시된 바와 같이, 소오스/드레인 영역(20)상에도 더 구비될 수 있다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 게이트 전극의 형성 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(10) 상에 통상의 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(12)을 구분한다. 이어서, 상기 기판(10)상에 게이트 절연막(14)을 형성한다. 상기 게이트 절연막(14) 상에 폴리실리콘막(16)을 형성한다.
도 2b를 참조하면, 상기 폴리실리콘막(16) 상에 비정질 실리콘막(Amorphorus Si layer)을 10 내지 1000Å의 두께로 증착한다. 이어서, 상기 비정질 실리콘막을 열처리하여 표면이 올록 볼록한 형상을 갖는 HSG막(18)을 형성한다.
상기 HSG막(18)은 후속의 코발트막이 증착되는 표면의 면적을 증가시키기 위해 제공되는 막이다. 따라서, 상기 HSG막(18)은 표면에 반구형 그레인이 충분히 형성되어 표면적을 증가시킬 수 있을 정도의 두께로만 형성하면 된다.
도 2c를 참조하면, 상기 HSG막(18) 상에 포토레지스트를 코팅하고, 통상의 사진 공정을 통해 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로하고 상기 HSG막(18) 및 폴리실리콘막(16)을 차례로 식각하여 HSG 패턴(18a) 및 폴리실리콘 패턴(16a)을 형성한다.
상기 식각 공정에 의해 패터닝되는 HSG 패턴(18a)은 상부면에는 반구형 그레인이 성장되어 올록 볼록한 형상을 그대로 가지고, 측면에는 상기 식각 공정에 의해 플랫한 형상을 갖게된다.
이어서, 상기 폴리실리콘 패턴(16a), HSG 패턴(18a) 및 기판(10) 내에 불순물 이온을 주입한다. 상기 불순물 이온 주입 공정은 상기 HSG 패턴(18a) 및 상기 폴리실리콘 패턴(16a) 내에 불순물이 주입될 수 있도록 이온 주입 길이를 조절하여 수행한다. 상기 공정에 의해, 상기 폴리실리콘 패턴(16a) 및 HSG 패턴(18a)이 도전성을 갖게된다. 또한, 상기 기판(10)에는 트랜지스터의 소오스/드레인 영역(20)이 형성된다.
이 후 세정 공정을 수행하면, 상기 기판 상에 노출되어 있는 게이트 절연막(14)이 제거되어 게이트 절연막 패턴(14a)으로 형성된다.
도 2d를 참조하면, 상기 HSG 패턴(18a), 폴리실리콘 패턴(16a), 게이트 절연막 패턴(14a) 및 기판(10) 표면에 실리콘 질화물 또는 실리콘 산화물을 증착한다. 이어서, 상기 증착된 실리콘 질화물 또는 실리콘 산화물을 이방성으로 식각하여, 상기 HSG 패턴(18a), 폴리실리콘 패턴(16a) 및 게이트 절연막 패턴(14a)의 측벽에 게이트 스페이서(22)를 형성한다. 상기 게이트 스페이서(22)를 형성한 이 후 세정 공정을 통해 상기 HSG 패턴(18a) 상부 표면에 남아있는 스페이서막의 레지듀를 완전히 제거한다.
상기 게이트 스페이서(22)는 실리콘을 포함하고 있는 상기 HSG 패턴(18a) 및 폴리실리콘 패턴(16a)의 측벽에 실리사이드막을 형성시키지 않으면서 상기 HSG 패턴(18a)의 상부면에만 실리사이드막을 형성시키기 위한 마스크의 역할을 한다.
도 2e를 참조하면, 상기 기판(10), 게이트 스페이서(22) 및 HSG 패턴(18a)의 표면에 코발트막(24)을 증착한다. 이 때, 상기 HSG 패턴(18a)의 표면은 반구형 그레인의 성장으로 인해 올록 볼록하므로, 상기 코발트막(24) 형성 시에 증착 특성이 우수한 공정을 적용하여야 한다. 때문에, 상기 코발트막(24)은 화학 기상 증착 방법에 의해 형성하는 것이 바람직하다. 상기 코발트막(24)은 10 내지 500Å 정도의 두께로 형성할 수 있다.
상기 코발트막(24)의 두께를 변경하는 경우, 후속 공정에 의해 형성되는 코발트 실리사이드 두께가 변경된다. 본 실시예는 100㎚이하의 미세한 선폭을 갖는 도전 패턴을 형성하는데 더욱 적합하며, 상기와 같이 미세한 선폭을 갖는 도전 패턴인 경우 코발트 실리사이드 패턴의 두께가 지나치게 두꺼운 경우, 구조의 안정성이 감소된다. 이를 고려하여, 상기 코발트막(24)은 상기의 두께 범위를 갖는 것이 바람직하다.
상기 HSG 패턴(18a)의 표면이 인해 올록 볼록하므로, 상기 코발트를 증착할 시에 상기 코발트와 HSG 패턴(18a)의 실리콘과 접촉하는 면적이 매우 증가된다. 이에 따라, 게이트 전극 패턴의 선폭이 증가한 것과 동일한 효과를 얻을 수 있다.
도 2f를 참조하면, 상기 코발트막(24)과 상기 코발트막(24) 하부의 실리콘을 반응시키기 위한 열처리 공정을 수행하여, 상기 코발트막(24)을 코발트 실리사이드막으로 형성한다. 상기 열처리 공정은 일반적으로 2회에 걸쳐 단계적으로 수행한다. 이 때, 상기 코발트 실리사이드막은 상기 기판 및 HSG 패턴 상에만 형성된다.
또다른 방법으로서, 도시하지는 않았지만, 상기 코발트막을 코발트 실리사이드막으로서 형성할 시에, 상기 코발트막 하부의 HSG막이 완전히 소모되도록 공정을 진행할 수 있다. 이 경우에는, 상기 코발트 실리사이드막을 형성한 이 후의 게이트 전극 패턴에는 상기 HSG막이 남아있지 않게된다.
그런데, 이전에도 설명한 바와 같이, 상기 HSG 패턴 상에 코발트막이 형성되므로, 게이트 전극의 선폭이 증가한 것과 동일한 효과가 있다. 그러므로, 코발트 실리사이드로 형성되기 위한 게이트 표면 면적이 협소함에 따라 발생하는 어그로머레이션 문제를 감소시킬 수 있다. 또한, 상기 어그로머레이션에 의해 게이트 저항 및 게이트와의 콘택 저항이 증가되는 것을 최소화할 수 있다.
이어서, 미반응한 코발트막을 제거시켜 상기 기판 및 HSG 패턴 상부면에만 코발트 실리사이드막이 남도록 하여 코발트 실리사이드 패턴(26)을 형성한다.
상기 설명한 공정에 의하면, 게이트 전극 패턴의 상부면 및 소오스/드레인에 어그로머레이션 영향성이 감소되어 저저항을 갖는 코발트 실리사이드 패턴을 형성할 수 있다. 상기 실시예에서는 게이트 전극 형성 방법을 설명하였으나, 반도체 장치에서 사용되는 다른 도전 패턴들에도 동일한 방법을 적용할 수 있다.
상술한 바와 같이 본 발명에 의하면, 열적 안정성이 뛰어난 코발트 실리사이드를 금속 실리사이드막으로서 사용하면서도, 코발트 어그로머레이션에 의한 저항 증가를 최소화할 수 있는 도전 패턴을 형성할 수 있다. 따라서, 반도체 장치에서 게이트 전극을 포함하는 각종 도전 패턴들을 저저항을 갖도록 형성할 수 있어, 반도체 장치의 성능을 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 게이트 전극을 나타내는 단면도이다.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 게이트 전극의 형성 방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판 12 : 필드 영역
14a : 게이트 절연막 패턴 16a : 폴리실리콘 패턴
18a : HSG 패턴 20 : 소오스/드레인 영역
22 : 게이트 스페이서 24 : 코발트막
26 : 코발트 실리사이드 패턴

Claims (8)

  1. 기판 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 HSG막을 형성하는 단계;
    상기 HSG막 및 폴리실리콘막을 식각하여 HSG 패턴 및 폴리실리콘 패턴을 형성하는 단계;
    상기 HSG 패턴의 표면에 코발트막을 증착하는 단계; 및
    상기 코발트막을 열처리하여 상기 HSG 패턴 상부면에 코발트 실리사이드막을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  2. 제1항에 있어서, 상기 HSG 패턴 및 폴리실리콘 패턴을 형성한 이 후에, 상기 기판, HSG 패턴 및 폴리실리콘 패턴 내에 불순물 이온을 도핑하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  3. 제1항에 있어서, 상기 HSG 막은,
    상기 폴리실리콘막 상에 비정질 실리콘을 증착하는 단계; 및
    상기 비정질 실리콘을 열처리하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  4. 제3항에 있어서, 상기 비정질 실리콘은 10 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  5. 제1항에 있어서, 상기 코발트막은 화학 기상 증착 방법에 의해 형성하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  6. 제1항에 있어서, 상기 코발트막은 10 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  7. 제1항에 있어서, 상기 코발트막을 형성하기 이전에, 상기 폴리실리콘 패턴 및 HSG 패턴의 측벽에 스페이서를 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치에서 도전 패턴 형성 방법.
  8. 기판 상에 구비된 폴리실리콘 패턴;
    상기 폴리실리콘 패턴 상에 구비된 HSG 패턴;
    상기 HSG 패턴의 상부면에 구비된 코발트 실리사이드 패턴을 포함하는 것을 특징으로 하는 반도체 장치의 도전 패턴.
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