CN100568459C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。在该方法中，将半导体衬底上的多晶层蚀刻至预定深度。以预定角度将离子注入到多晶层中。再次蚀刻多晶层以暴露半导体衬底的一部分。由此，将应力施加到多晶栅而不是阻挡层，从而解决在进行接触蚀刻期间，由于阻挡层厚度的影响不能打开阻挡层的问题。此外，将应力施加到与半导体衬底的沟道区直接接触的多晶栅上，使得因多晶栅的应力引起的张力直接导致沟道区的张力，从而提高迁移率，进而显著增强器件特性。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求韩国专利申请No.10-2006-0068303(2006年7月21日申请)的优先权，在此通过参考援引其全部内容
技术领域
本发明涉及一种半导体器件，尤其涉及一种制造该半导体器件的方法，其能够改善器件特性。
背景技术
随着半导体器件高度集成化，器件有源区的尺寸和形成在器件有源区内的金属氧化物半导体(MOS)晶体管的沟道长度都减小。
随着MOS晶体管的沟道长度减小，沟长长度内电子碰撞的可能性增加，从而电子的迁移率可能降低。因此，为了提高电子的迁移率，应该减少电子碰撞的可能性。
为了解决上述局限，在现有技术中提出了通过向作为蚀刻停止件的阻挡层15施加应力来提高电子迁移率的方法。
具体来说，在半导体衬底1中形成限定有源区的器件隔离区3，形成包括氧化物层5和多晶(poly)栅7的栅极9，将栅极9用作掩模在有源区中形成杂质区11，例如为源极区或漏极区，以及在栅极9的横侧上形成间隔件13。之后，在半导体衬底1的整个表面上形成阻挡层15。阻挡层15可由SiN形成，应力被施加到阻挡层15。
在这种情况下，由于阻挡层15中的应力，在阻挡层15中沿着从栅极9起以箭头表示的方向产生张力。由于上述张力，在一个源极/漏极区(例如11)与另一源极/漏极区之间的沟道中沿着箭头表示的方向也产生张力。从而，由于原子间的距离、例如沟道中晶格Si原子间的距离变宽，因此电子与Si碰撞的可能性减少。因此，器件的迁移率提高，从而器件的特性改善。
为了在沟道中增加因应力而引起的张力，应该增加阻挡层15的张力。为了增加阻挡层15的张力，应该增加阻挡层15的厚度。
然而，在增加阻挡层15厚度的情况下，在为了形成接触开口而进行蚀刻时，阻挡层不能被有效地打开。因此，存在增加阻挡层15厚度的限制，从而也限制了电子迁移率的提高。
因此，由于现有技术中的半导体器件存在着提高电子迁移率的限制，器件的特性就不能得到显著改善。
发明内容
本发明的实施例提供一种制造半导体器件的方法，其能够利用施加到栅极的应力来提高器件的迁移率，从而显著增强器件特性。
在本发明的一个实施例中，一种制造半导体器件的方法包括：在半导体衬底上形成具有预定厚度的多晶层；使用光致抗蚀剂图案作为掩模，将该多晶层蚀刻至预定深度；以相对于离子注入方向呈预定角度将离子注入到该多晶层；以及使用该光致抗蚀剂图案作为掩模，蚀刻被注入离子的该多晶层，以暴露该半导体衬底的一部分。
在本发明的另一个实施例中，一种半导体器件包括：半导体衬底；器件隔离区，位于该半导体衬底中并用于限定有源区；栅极，位于该半导体衬底的具有该有源区的部分之上，且包括被注入Ge离子的多晶栅；杂质区，位于该有源区中；以及间隔件，位于该栅极的横侧处。
由于是将应力施加到多晶栅上以提高迁移率，因此无须像现有技术那样，为了提高迁移率而将应力施加到阻挡层和形成厚阻挡层。从而，能够可靠地解决在进行接触孔蚀刻期间由于阻挡层的厚度而造成的阻挡层不能有效打开的问题。此外，将应力施加到与半导体衬底的沟道区直接接触的多晶栅上，以使得因被注入离子的多晶栅的应力引起的张力直接导致半导体衬底的沟道区上的张力，从而使迁移率提高，进而增强器件特性。
在附图和以下的说明书中阐述了各个实施例的细节，来自说明书和附图，以及来自权利要求书的其它的特征将变得很明显。
附图说明
图1为现有技术中为了提高迁移率而将应力施加到阻挡层的半导体器件的横截面图。
图2A至图2F为本发明一个实施例中的半导体器件制造工艺的示意图。
图3为图2C所示的制造工艺在没有注入离子同时没有进行蚀刻的情况下的应力缺陷的示意图。
具体实施方式
下面详细介绍本发明的实施例，其实例在附图中示出。
图2A至图2F为本发明一个实施例中的半导体器件制造工艺的示意图。
参照图2A，在半导体衬底21中形成限定一个或多个有源区的一个或多个器件隔离层23。随后，对半导体衬底21进行热氧化，以生长氧化物层(未示出)。利用化学气相沉积(CVD)工艺在氧化物层上沉积多晶层25。多晶层25可由多晶硅构成(因此，通常包括有多晶硅)。
沉积多晶层25，使其具有下面将描述的栅极的厚度。例如，多晶层25的厚度约为
Figure C20071013730500061
当然，根据对器件的设计，多晶层25可以形成为比
Figure C20071013730500062
更薄或更厚。
参照图2B，在多晶层25上形成用于图案化多晶层25的光致抗蚀剂图案27。
参照图2C，将光致抗蚀剂图案27用作掩模，将多晶层25首先蚀刻到预定深度‘d’。所述蚀刻可以在多晶层25的整个暴露部分(即除了或没有被光致抗蚀剂图案27覆盖的部分)上进行。预定深度‘d’可以大约为多晶层25的厚度‘D’的2/3。例如，预定深度‘d’可以在多晶层25的厚度的60％-80％范围内。
然而，在预定深度‘d’太小的情况下，不能将应力充分施加到随后形成的多晶栅上，因此难以在沟道中产生应力。此外，如果预定深度‘d’太大，为施加应力而注入到多晶栅的离子穿透到衬底中随后将进行杂质区注入的区域内，并可能改变杂质区的特性并降低器件特性。
参照图2D，在半导体衬底21上进行离子注入工艺。在这种情况下，使用一种或多种掺杂剂，例如Si、Ge、P、As、Sb、Ga和/或In(特别是Ge)，以10-100KeV的能量和相对于离子注入方向呈20-70°的注入角度，进行所述离子注入。例如，离子注入可包括以20KeV-50KeV的能量和1E14-1E16离子/cm2的剂量注入74Ge+，同时半导体衬底21以相对于离子注入方向35°-55°范围内的斜度倾斜并通过预定角度部件(或倾角晶片保持和旋转装置)进行旋转。预定角度可以是0°、45°、180°或270°。此外，半导体衬底21能够以与预定角度部件无关的恒定速度旋转。20KeV-50KeV的能量是令Ge离子不对半导体衬底21(即在其中形成源极和漏极端的单晶Si)产生影响而设定的能量。此能量对离子的注入作了一个限制，即在多晶层25被蚀刻得比较薄时，防止离子穿过多晶层25注入到半导体衬底21中。在多晶层25具有Ge离子不能穿透多晶层25厚度的情况下，可以使用高于20KeV-50KeV的能量。
离子被注入到多晶层25位于光致抗蚀剂图案27下方的横侧25a、以及多晶层25的暴露的近似水平表面25b(即不存在光致抗蚀剂图案27的位置)。
参照图2E，在完成离子注入的半导体衬底21的表面上进一步进行蚀刻，更具体来说，以暴露出有源区。图2C和图2E中进行的第一和第二蚀刻工艺可通过反应离子蚀刻进行。
由于有光致抗蚀剂图案27用作掩模，多晶层25位于光致抗蚀剂图案下方的部分25a没有被蚀刻。因此，在图2E中的第二蚀刻工艺之后，多晶层25的剩余部分25b(除了多晶层25的部分25a)被完全去除。多晶层25位于光致抗蚀剂图案27下方的部分25a成为多晶栅29，具有与光致抗蚀剂图案27几乎相同的宽度。
参照图2F，通过剥离工艺去除光致抗蚀剂图案27，以形成包括多晶栅29和位于多晶栅29下方的氧化物层(未示出)的栅极。
在这种情况下，Ge离子(或另一种掺杂剂)被注入到多晶栅29而产生应力，由此产生张力。因此，多晶栅29的的张力导致因应力引起的另一张力施加到半导体衬底21的对应于多晶栅29的沟道区A上。由于晶格Si原子间的距离因沟道区A上的张力而变宽，因此电子与Si碰撞的可能性减少，从而器件的迁移率提高，器件特性随之得到改善。
尤其是，在一个实施例中，将应力施加到半导体衬底的沟道区A上方(或者与半导体衬底的沟道区A直接接触)的多晶栅上，以使得因多晶栅的应力引起的张力直接导致沟道区A的另一个张力。相应地，可以更可靠地导致沟道区A的张力，以使晶格Si原子间的距离充分变宽，而减少电子碰撞的可能性。因此，迁移率显著提高，从而器件特性大大增强。
此外，在将应力施加到多晶栅29时，还解决了在形成接触孔时厚阻挡层(用以增加迁移率)不能有效打开的问题。因此，无须施加分离和/或额外的应力到阻挡层。
之后，将栅极用作掩模，在有源区中形成杂质区(未示出)，例如源极区和/或漏极区。在将离子注入到衬底21以形成源极/漏极端(例如图1中的11)之前，间隔件13一般形成在栅极的横侧。
在以上描述中，如图2C所示在进行第一(和部分)蚀刻之后，进行离子注入工艺以施加应力。另一方面，当进行离子注入工艺而不进行部分蚀刻时，如图3所示，由于多晶层25的厚度相对于离子注入的深度而言较大，因此注入的离子主要集中在多晶层25的表面。因此，应力主要产生在多晶层25的表面，并且由所述应力引起的张力对半导体衬底的沟道区没有较大影响。从而，在不进行部分蚀刻工艺的情况下，很难导致因应力引起的沟道区的张力，因此不能期望迁移率获得显著提高。参照图2C，在将多晶层25蚀刻至预定深度之后，可进行离子注入。
如上所述，由于实施例是将应力施加到多晶栅上以提高迁移率，因此无须像现有技术那样，为了提高迁移率而将应力施加到阻挡层上并形成厚阻挡层。从而，能够可靠地解决在进行接触孔蚀刻期间由于阻挡层的厚度而造成的阻挡层不能有效打开的问题。
此外，根据实施例，将应力施加到与半导体衬底21的沟道区直接接触的多晶栅上，以使得因被注入离子的多晶栅的应力引起的张力直接导致半导体衬底的沟道区上的张力，从而使迁移率提高，进而增强器件特性。
本说明书中所引用的“一个实施例”、“实例实施例”等等都表示结合该实施例而描述的特定特征、结构或特性包含在本发明的至少一个实施例中。在说明书的各个位置出现这样的用语不一定都表示同一个实施例。此外，当结合任一实施例描述特定特征、结构或特性时，在本领域的技术人员理解范围内，可以结合其它实施例实施所述特征、结构或特性。
尽管在此描述了示范性实施例，但是应该理解的是本领域的技术人员能够想到许多其它改进和备选实施例，其落入本发明原理的精神和范围内。更具体地，在说明书、附图以及所附权利要求书的范围内，可以对主题联合配置的组成部分和/或配置进行各种变更和改进。除了组成部分和/或配置的变更和改进之外，本领域的技术人员显然还可以选择备选应用。

Claims (14)

1.一种制造半导体器件的方法，该方法包括：
在半导体衬底上形成具有预定厚度的多晶层；
使用光致抗蚀剂图案作为掩模，将该多晶层蚀刻至预定深度；
以相对于离子注入方向呈预定角度的方式，将离子注入到该多晶层；以及
使用该光致抗蚀剂图案作为掩模，蚀刻被注入离子的该多晶层，以暴露该半导体衬底。
2.根据权利要求1所述的方法，其中该预定深度处在该多晶层的厚度的60％-80％范围内。
3.根据权利要求2所述的方法，其中该预定深度为该多晶层厚度的2/3。
4.根据权利要求1所述的方法，其中该预定角度在35°-55°范围内。
5.根据权利要求1所述的方法，其中注入离子包括以20KeV-50KeV的能量和1E14-1E16离子/cm2的剂量注入Ge。
6.根据权利要求1所述的方法，其中注入离子还包括利用预定角度单元旋转该半导体衬底。
7.根据权利要求6所述的方法，其中该预定角度部件具有0°、45°、180°或270°的角度。
8.根据权利要求1所述的方法，其中注入离子还包括以恒定的速度旋转该半导体衬底。
9.根据权利要求1所述的方法，其中蚀刻该多晶层包括反应离子蚀刻。
10.根据权利要求1所述的方法，其中蚀刻被注入离子的该多晶层包括反应离子蚀刻。
11.根据权利要求1所述的方法，其中蚀刻被注入离子的该多晶层而形成多晶栅。
12.根据权利要求1所述的方法，其中将离子注入到该多晶层的位于该光致抗蚀剂图案下方的横侧，以及该多晶层被该光致抗蚀剂图案暴露的表面。
13.一种半导体器件，包括：
半导体衬底；
器件隔离区，位于该半导体衬底中，用于限定有源区；
栅极，位于该半导体衬底的具有该有源区的部分之上，且包括被注入Ge离子的多晶栅；
杂质区，位于该有源区中；以及
间隔件，位于该栅极的横侧处，
其中注入的Ge离子形成在该栅极的横侧处以施加应力。
14.根据权利要求13所述的半导体器件，其中该栅极还包括位于该半导体衬底上且位于该多晶栅下方的栅极介电层。
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