KR101598669B1 - 핀 변형 모듈 - Google Patents

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Abstract

방법은 반도체 기판의 상면으로부터 반도체 기판 내로 연장하는 복수의 트렌치들을 형성하는 단계를 포함하고, 여기에서 반도체 스트립들은 복수의 트렌치들 사이에 형성된다. 복수의 트렌치들은 제 1 트렌치 및 상기 제 1 트렌치 보다 더 넓은 제 2 트렌치를 포함한다. 제 1 유전체 재료가 복수의 트렌치들 내에 충진되고, 상기 제 1 트렌치는 실질적으로 완전히 충진되고, 상기 제 2 트렌치는 부분적으로 충진된다. 상기 제 2 유전체 재료는 상기 제 1 유전체 재료 위에 형성된다. 상기 제 2 유전체 재료는 상기 제 2 트렌치의 상부 부분을 충진하고, 그리고 상기 제 1 유전체 재료의 제 1 수축률과 상이한 수축률을 갖는다. 평탄화를 실시하여 반도체 기판 위의 제 2 유전체 재료의 과잉 부분들을 제거한다. 제 1 유전체 재료 및 제 2 유전체 재료의 남아 있는 부분들이 각각 상기 제 1 및 제 2 트렌치들 내에서 제 1 및 제 2 STI 영역을 형성한다.

Description

핀 변형 모듈{FIN DEFORMATION MODULATION}
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 핀 변형 모듈에 관한 것이다.
집적 회로들의 스케일-축소(down-scaling)가 증가되고 그리고 집적 회로들의 속도에 대한 요구 조건들이 증가되는 상황에서, 트랜지스터들은 지속적으로 작아지는 치수와 함께 보다 높은 구동 전류들을 가질 것이 요구된다. 그에 따라, 핀 전계-효과 트랜지스터들(FinFET)이 개발되었다. FinFETs는 기판 위에 수직 반도체 핀들을 포함한다. 반도체 핀들은 소스 및 드레인 영역들, 그리고 상기 소스 및 드레인 영역들 사이의 채널 영역들을 형성하기 위해서 이용된다. 쉘로우 트렌치 아이솔레이션(STI) 영역들이 형성되어 반도체 핀들을 형성한다. FinFETs는 또한 게이트 스택들을 포함하고, 상기 게이트 스택들은 반도체 핀들의 측벽들 및 상면들 상에 형성된다.
핀들 사이의 갭들의 종횡비가 점점 더 커지기 때문에, STI 영역들을 형성하기 위한 갭 충진에서, 큰 수축률들을 갖는 재료들이 종종 이용된다. 높은-수축률 재료들은 어닐링될 때 상당히 수축한다. 이는 핀들 상으로 인가되는 상당한 응력들을 유발하고, 그에 따라 핀들이 변형되고 균열될 수 있을 것이다.
실시예들 및 그 실시예들의 장점들에 대한 보다 완전한 이해를 위해서, 이제, 첨부 도면들과 함께 작성된 이하의 설명들을 참조한다.
도 1 내지 11은 일부 예시적인 실시예들에 따른 반도체 핀들 및 FinFETs의 제조에서의 중간 스테이지들의 횡단면도들이다.
개시된 실시예들의 제조 및 이용이 이하에서 구체적으로 설명된다. 그러나, 그러한 실시예들이 매우 다양한 구체적인 문맥들로 구현될 수 있는 많은 적용가능한 개념들을 제공한다는 것을 이해하여야 할 것이다. 설명되는 구체적인 실시예들은 예시적인 것이고, 그리고 개시 내용의 범위를 제한하지 않는다.
쉘로우 트렌치 아이솔레이션(STI) 영역들, 핀 전계-효과 트랜지스터들(FinFETs), 및 이들의 형성 방법들이 제공된다. STI 영역들 및 FinFETs의 형성 중의 중간 단계들이 예시적인 실시예들에 따라서 설명된다. 실시예들의 변형들이 설명된다. 다양한 도면들 및 예시적인 실시예들을 통해서, 유사한 참조 번호들을 이용하여 유사한 요소들을 나타낸다.
도 1을 참조하면, 반도체 웨이퍼(100)의 일부인 반도체 기판(20)이 제공된다. 일부 실시예들에서, 반도체 기판(20)이 결정질 실리콘을 포함한다. 탄소, 게르마늄, 갈륨, 보론, 비소, 질소, 인듐, 인, 및/또는 등과 같은, 일반적으로 이용되는 다른 재료들이 또한 반도체 기판(20)에 포함될 수 있을 것이다. 반도체 기판(20)은 벌크(bulk) 기판 또는 반도체-온-인슐레이터(SOI) 기판일 수 있을 것이다.
패드 층(22) 및 마스크 층(24)이 반도체 기판(20) 상에 형성될 수 있을 것이다. 패드 층(22)은, 예를 들어, 열적 산화 프로세스를 이용하여 형성된 실리콘 산화물을 포함하는 얇은 필름일 수 있을 것이다. 패드 층(22)은 반도체 기판(20)과 마스크 층(24) 사이의 접착 층으로서 작용할 수 있을 것이다. 패드 층(22)은 또한 마스크 층(24)을 에칭하기 위한 에칭 중단 층으로서 작용할 수 있을 것이다. 일부 실시예들에서, 마스크 층(24)은, 예를 들어, 저압 화학기상증착(LPCVD)을 이용하여, 실리콘 질화물로 형성된다. 다른 실시예들에서, 마스크 층(24)은 실리콘의 열적 질화, 플라즈마 증강 화학기상증착(PECVD), 또는 플라즈마 양극(anodic) 질화에 의해서 형성된다. 마스크 층(24)은 후속하는 포토리소그래피 프로세스들 중에 하드 마스크로서 이용된다. 포토 레지스트(26)가 마스크 층(24) 상에 형성되고 이어서 패터닝된다.
도 2를 참조하면, 마스크 층(24) 및 패드 층(22)이 포토 레지스트(26)를 통해서 에칭되어, 하부의 반도체 기판(20)을 노출시킨다. 이어서, 노출된 반도체 기판(20)이 에칭되어, 트렌치들(32)(32A 및 32B 포함)을 형성한다. 이웃하는 트렌치들(32) 사이의 반도체 기판(20)의 부분들이 반도체 스트립들(30)(30A 및 30B 포함)을 형성한다. 트렌치들(32)은 (웨이퍼(100)의 평면도에서 볼 때) 서로 평행한 스트립들일 수 있을 것이다. 반도체 기판(20)의 에칭 후에, 포토 레지스트(26)(도 1)가 제거된다. 다음에, 세정 단계를 실시하여 반도체 기판(20)의 자연(native) 산화물을 제거할 수 있을 것이다. 세정은, 예를 들어, 희석된 불산(HF acid)을 이용하여 실시될 수 있을 것이다.
트렌치들(32)은 트렌치들(32A) 및, 상기 트렌치들(32A)의 측방향 크기들과 상이한 측방향 크기들을 갖는 트렌치들(32B)을 포함한다. 일부 반도체 스트립들(30)이 근접하에 위치되며, 그에 따라 그 스트립들이 동일한 FinFET의 반도체 핀들을 형성하기 위해서 이용될 수 있을 것이다. 예를 들어, 반도체 스트립들(30A)이 서로 근접하게 위치되고, 그리고 반도체 스트립들(30B)이 서로 근접하게 위치된다. 설명 전체를 통해서, 반도체 스트립들(30A)은 스트립 그룹(31A)으로서 조합되어 지칭되고, 그리고 반도체 스트립들(30B)은 스트립 그룹(31B)으로서 조합되어 지칭된다. 일부 실시예들에 따라서, 스트립들(30A) 사이의 내측 간격(S1)(트렌치들(32A)의 측방향 크기)이 약 30 nm 보다 더 작을 수 있을 것이고, 또는 약 20 nm 보다 더 작을 수 있을 것이다. 그러나, 설명 전체를 통해서 언급된 값들은 단지 예들이고, 그리고 다른 값들로 변경될 수 있다는 것을 이해할 수 있을 것이다. 일부 실시예들에 따라서, 스트립 그룹들(31A 및 31B) 사이의 내측 간격(S2)(트렌치들(32A)의 측방향 크기)이 약 80 nm 보다 더 클 수 있고, 또는 약 300 nm 보다 더 클 수 있을 것이다. 일부 실시예들에 따라서, 비율 S2/S1이 약 10 보다 클 수 있을 것이다.
일부 실시예들에 따라서, 도 3에 도시된 바와 같이, 라이너 산화물(34)이 트렌치들(32) 내에 그리고 반도체 스트립들(30)의 측벽들 상에 형성된다. 라이너 산화물(34)은, 수평 부분들 및 수직 부분들이 서로 근접하는 두께를 갖는 등각적인(conformal) 층일 수 있을 것이다. 라이너 산화물(34)이 약 10 Å 내지 약 40 Å의 두께를 갖는 열적 산화물(예를 들어, 이산화 실리콘)일 수 있을 것이다. 일부 실시예들에서, 라이너 산화물(34)은, 예를 들어, 실리콘의 국소적인 산화(Local Oxidation of Silicon(LOCOS))를 통해서, 산소-함유 분위기 내에서 웨이퍼(100)를 산화시키는 것에 의해서 형성되고, 여기에서 산소(O2)가 프로세스 가스로서 포함될 수 있을 것이다. 다른 실시예들에서, 라이너 산화물(34)은, 반도체 스트립들(30)을 산화시키기 위해서 이용되는 수증기 또는 수소(H2) 및 산소(O2)의 조합 가스와 함께, 인-시츄 증기 발생(In-Situ Steam Generation(ISSG))을 이용하여 형성된다. ISSG 산화는 상승된 온도에서 실시될 수 있을 것이다. 또 다른 실시예들에서, 라이너 산화물(34)은, 선택적인 지역적 화학기상증착(Selective Area Chemical Vapor Deposition(SACVD))과 같은 증착 기술을 이용하여 형성될 수 있을 것이다. 라이너 산화물(34)의 형성은 트렌치들(32)의 모서리들의 라운딩화(rounding)를 초래할 수 있을 것이고, 그러한 라운딩화는 결과적인 FinFETs의 전기장들을 감소시키고, 그에 따라 결과적인 집적 회로의 성능을 개선한다. 대안적인 실시예들에서, 라이너 산화물(34)의 형성이 생략된다.
도 4는 유전체 영역(36)의 형성을 도시한다. 유전체 영역(36)은 트렌치들(32A)을 실질적으로 완전히 충진한다(도 3). 다른 한편으로, 트렌치들(32B)의 저부들이 유전체 영역(36)으로 충진되고, 그리고 트렌치들(32B)의 상부들은 충전되지 않고 유지된다. 충진 방법들은 스핀-온, 유동성(flowable) 화학기상증착(FCVD), 등으로부터 선택될 수 있을 것이다. 유전체 영역(36)은, 넓은 트렌치들(32B) 보다 더 높은 레벨(level)로 좁은 트렌치들(32A)을 충진하는 경향을 갖는, 높은-유동성 재료들을 포함할 수 있을 것이다. 일부 실시예들에서, 트렌치들(32A) 내의 유전체 영역들(36)의 부분들의 상면들이 반도체 스트립들(30)의 상면들과 실질적으로 동일한 레벨, 또는 그보다 더 높은 레벨이 된다. 트렌치들(32A)을 충진하는 유전체 재료(36)의 부분들의 높이(H1)는 또한 반도체 스트립들(30)의 높이(H3)의 약 70 퍼센트 초과, 또는 약 90 퍼센트 초과일 수 있을 것이다. 다른 한편으로, 트렌치들(32B) 내의 유전체 재료(36)의 부분들의 높이(H2)는 또한 반도체 스트립들(30)의 높이(H3)의 약 50 퍼센트 미만, 또는 약 30 퍼센트 초과일 수 있을 것이다. 높이(H1)는 각각의 트렌치들(32A)을 충진하는 유전체 영역(36)의 부분의 가장 낮은 지점의 높이일 수 있을 것이고, 그리고 높이(H2)는 각각의 트렌치들(32B)을 충진하는 유전체 영역(36)의 부분의 가장 낮은 부분의 높이일 수 있을 것이다.
일부 실시예들에서, 유전체 영역(36)은, Si-O-N-H를 포함할 수 있는, 스핀-온 글래스를 포함한다. 대안적인 실시예들에서, 유전체 영역(36)은, Si-O-N-H, 또는 Si-C-O-N-H, 등을 포함할 수 있는 유동성 산화물을 포함한다. 높은-유동성 재료들은 (비록 필수적인 것은 아니지만) 큰 수축률을 갖는 경향이 있다. 그에 따라, 유전체 영역(36)은, 경화될 때, 어닐링될 때, 및/또는 응고될 때, 큰 수축률을 가질 수 있을 것이다. 일부 실시예들에서, 유전체 영역(36)은 약 10 퍼센트 초과의, 또는 약 10 퍼센트 내지 약 30 퍼센트의 수축률을 갖는다. 다른 실시예들에서, 유전체 재료(36)는, 경화되었을 때, 어닐링되었을 때, 및/또는 응고되었을 때, 보다 작은 수축률, 예를 들어, 약 10 퍼센트 미만, 또는 약 5 퍼센트 미만의 수축률을 갖는다.
도 5를 참조하면, 어닐링 단계(화살표들(37)로 표시됨)가 웨이퍼(100)에서 실시된다. 유전체 재료(36)가 어닐링의 결과로서 응고된다. 대안적인 실시예들에서, 어닐링과 분리된 경화 프로세스에 의해서 유전체 재료(36)가 응고된다. 일부 실시예들에서, 어닐링이 약 500 ℃ 내지 약 1,200 ℃의 온도에서 실시되나, 다른 온도들도 이용될 수 있을 것이다. 예를 들어, 어닐링 단계는 약 30 분 내지 약 120 분의 시간 기간 동안 실시될 수 있을 것이다. 어닐링 단계의 결과로서, 유전체 재료(36)가 수축될 수 있고, 그리고 반도체 스트립들(30) 사이의 간격이 S3로 감소될 수 있을 것이고, 예를 들어, 그러한 S3는 간격(S1)(도 2) 보다 약 3 퍼센트 내지 약 6 퍼센트 만큼 더 작을 수 있을 것이다. 도 5는, 유전체 재료(36)의 수축으로 인해서, 스트립 그룹(31A)(및 31B) 내의 반도체 스트립들(30)이 각각의 스트립 그룹의 중심을 향해서 약간 벤딩된 것을 개략적으로 도시하고 있다. 넓은 트렌치들(32B)이 부분적으로 충진되기 때문에, 트렌치들(32B)이 완전히 충진되는 경우 보다 반도체 스트립들(30)의 벤딩이 상당히 덜 심각할 수 있을 것이다. 또한, 넓은 트렌치들(32B)이 완전히 충진되지 않기 때문에, 트렌치들(32B) 내의 유전체 영역들(36)의 수축률에 의해서 유발되는 당김력이 상당히 더 작다. 또한, 동일한 스트립 그룹(31A 및 31B) 내의 반도체 스트립들(30)은, 외측으로 벤딩되는 대신에, 각각의 스트립 그룹의 중심을 향해서 내측으로 벤딩될 수 있을 것이다.
일부 실시예들에서, 어닐링 단계 이전에 유전체 영역들(36) 내에서 어떠한 재료가 구성되는지에 따라서, 그리고 추가적으로 어닐링 단계의 프로세스 조건들에 따라서, 어닐링 후에, 유전체 영역들(36)이 Si, N, O, 및 H 원자들을 포함할 수 있을 것이다.
다음에, 도 6을 참조하면, 트렌치들(32)의 남아 있는 부분들이 유전체 재료로 충진되어 유전체 영역(38)을 형성한다. 유전체 영역(38)의 상면은 마스크 층(24)의 상면 보다 더 높다. 유전체 영역(38)은 유전체 영역(36)의 수축률 보다 낮 작은 수축률을 갖는 재료로 형성될 수 있을 것이다. 일부 예시적인 실시예들에서, 어닐링되고 및/또는 응고되었을 때, 유전체 영역(38)의 수축률이 약 1 퍼센트 내지 약 5 퍼센트가 될 수 있을 것이다. 비록 유전체 영역(38)이 대안적인 실시예에 따라서 또한 유동성을 가질 수 있으나, 그러한 유전체 영역(38)은 그 형성 시점에(임의의 어닐링 또는 경화 이전에) 유동성을 갖지 않을 수 있을 것이다. 유전체 영역(38)이 실리콘 산화물을 포함할 수 있을 것이고, 그리고 SiN, SiC, 등과 같은 다른 유전체 재료들이 또한 이용될 수 있을 것이다. 일부 실시예들에서, 유전체 영역(38)이 고 종횡비 프로세스(High Aspect-Ratio Process)(HARP)), 또는 고-밀도 플라즈마 CVD(HDPCVD), 등을 이용하여 형성된다. 유전체 영역(38)의 증착 중에, 각각의 프로세스 가스들이 테트라에틸오르소실리케이트(tetraethylorthosilicate)(TEOS) 및 O3(오존)을 포함할 수 있을 것이다. 유전체 영역들(36 및 38)은, 어닐링 후에, 동일한 재료 또는 상이한 재료들로 형성될 수 있을 것이다.
이어서, 도 7에 도시된 바와 같이, 화학적 기계적 폴리싱(CMP)과 같은 평탄화가 실시되고, 그에 따라 STI 영역들(40)이 형성된다. STI 영역들(40)은 라이너 산화물(34), 유전체 층(36), 및 유전체 영역(38)의 남아 있는 부분들을 포함한다. CMP 후에, 유전체 층(36) 및 유전체 영역(38)이 복수의 단속적인 부분들을 포함할 수 있을 것이고, 그러한 부분들은 이하에서 유전체 영역들(36) 및 유전체 영역들(38)로 각각 지칭된다. 마스크 층(24)은 CMP 중단 층으로서 이용되고, 그에 따라 마스크 층(24)의 상면이 유전체 영역들(38)의 상면 및 유전체 영역들(36)의 상면들과 실질적으로 같은 레벨이 된다. 또한, 라이너 산화물 층(34)의 단속적인 부분들이 이하에서 라이너 산화물 층들(34)로서 지칭된다.
도 8은 웨이퍼(100)의 어닐링을 도시한 도면으로서, 여기에서 어닐링이 화살표들(44)로 표시되어 있다. 일부 실시예들에서, 어닐링은 인-시츄 증기 발생(ISSG)을 이용하여 실시되는 습식 어닐링 단계를 포함하고, 상기 인-시츄 증기 발생에서는 수증기가 발생되고 그리고 패드 산화물 층(22), 마스크 층(24), 및 STI 영역들(40)을 통해서 드라이브되어 반도체 스트립들(30)에 도달한다. 어닐링 단계는 약 800 ℃ 내지 약 1,050 ℃의 온도들에서 실시될 수 있을 것이다. ISSG의 지속시간은 약 1 분 내지 약 20 분이 될 수 있을 것이다. 대안적인 실시예들에서, 산화가 건식 에칭 방법을 이용하여 실시될 수 있고, 그러한 건식 에칭 방법에서는 프로세스 가스가 O2, H2, 또는 N2, 등과 같은 산소-함유 가스를 포함할 수 있을 것이고, 그리고 온도가 약 200 ℃ 내지 약 700 ℃가 될 수 있을 것이다. 건식 어닐링의 지속시간이 약 30 분 내지 약 120 분이 될 수 있을 것이다. 또 다른 대안적인 실시예들에서, 어닐링 단계는, 건식 어닐링 단계가 후속되는 습식 어닐링 단계를 포함한다.
어닐링의 결과로서, 반도체 스트립들(30)의 상부들 및 측벽 부분들이 산화된다. 결과적인 산화물들이 도시되지 않았는데, 이는 그러한 산화물들이 라이너 산화물 층들(34)과 동일한 산화물들을 포함할 수 있기 때문이다. 결과적인 산화물의 부피는, 산화된 반도체 스트립들(30)의 부분들의 부피 보다 더 크다. 따라서, 반도체 스트립들(30) 및 결과적인 산화물들의 전체 부피는 산화 전의 반도체 스트립들(30)의 부피 보다 팽창된다. 결과적으로, 도 5에 도시된 바와 같은 유전체 재료(36)의 수축, 및 어닐링에서의 유전체 영역들(38)의 수축이 적어도 부분적으로 보상된다. 그에 따라, 벤딩된 반도체 스트립들(30)이 도 8에 도시된 바와 같이 직선화될 수 있을 것이다. 일부 실시예들에 따라서, 어닐링 시간, 웨이퍼(100)의 온도, 등과 같은 어닐링의 프로세스 조건들이 조정될 수 있을 것이고, 그에 따라 도 9에서의 어닐링 후에, 어닐링에 의해서 유발되는 재료들의 팽창이 유전체 영역들(36 및 38)의 수축을 실질적으로 보상하고, 그에 따라 반도체 스트립들(30)이 수직 프로파일들을 가질 수 있을 것이다. 또한, 어닐링에서, 유전체 영역들(36 및 38)의 품질이 개선되고, 그리고 유전체 영역들(36 및 38) 사이의 차이가 감소될 수 있을 것이고, 따라서 STI 영역들(40)이 균질한 영역들로서 보여질 수 있을 것이다.
도 9는 마스크 층(24)의 제거를 도시한다. 마스크 층(24)이 실리콘 질화물로 형성된 경우에, 그러한 마스크 층(24)은 고온(hot) H3PO4 를 이용하는 습식 프로세스에 의해서 제거될 수 있을 것이다. 다음에, 도 9에 도시된 구조를 이용하여, STI 영역들(40)의 리세싱(recessing)을 통해서 반도체 핀들을 형성한다. 패드 층(22)이 또한 제거된다. STI 영역들(40)은, 도 10에 도시된 바와 같이, 에칭 단계에 의해서 리세스된다. 도 10을 참조하면, 남은 STI 영역들(40)의 상면들 위로 돌출한 반도체 스트립들(30)의 부분들이 반도체 핀들(42)이 되기 시작한다. STI 영역들(40)의 리세싱이 건식 에칭 프로세스 또는 습식 에칭 프로세스를 이용하여 실시될 수 있을 것이다. 일부 실시예들에서, STI 영역들(40)의 리세싱이 건식 에칭 방법을 이용하여 실시되고, 그러한 건식 에칭 방법에서는 NH3 및 HF를 포함하는 프로세스 가스들이 이용된다. 대안적인 실시예들에서, STI 영역들(40)의 리세싱이 습식 에칭 방법을 이용하여 실시되고, 그러한 습식 에칭 방법에서는 에칭제 용액이 NF3 및 HF를 포함한다. 또 다른 실시예들에서, STI 영역들(40)의 리세싱은 희석 HF 용액을 이용하여 실시되고, 그러한 희석 HF 용액은 약 1 퍼센트 미만의 HF 농도를 가질 수 있을 것이다.
도 11은 도 10에 도시된 구조물들로부터 형성된 FinFETs(52)를 도시한다. 일부 예시적인 실시예들에 따라서, 게이트 유전체들(48)이 형성되어 핀들(42)의 상면들 및 측벽들을 커버한다. 게이트 유전체들(48)이 열적 산화를 통해서 형성될 수 있을 것이고, 그에 따라 열적 실리콘 산화물을 포함할 수 있을 것이다. 그 대신에, 게이트 유전체들(48)이 증착(deposition) 단계를 통해서 형성될 수 있을 것이고, 그리고 고-k 유전체 재료들을 포함할 수 있을 것이다. 이어서, 게이트 전극들(50)이 게이트 유전체들(48) 상에 형성된다. 일부 실시예들에서, 게이트 전극들(50)의 각각은, 스트립 그룹들(31A 및 31B) 중 하나에 속하는 핀들(42)을 커버하고, 그리고 결과적인 FinFETs(52)의 각각이 하나 초과의 핀(42)을 포함한다. 소스 및 드레인 영역들 및 소스 및 드레인 실리사이드들(미도시)을 포함하는, FinFETs(52)의 남아 있는 성분들이 이어서 형성된다. 이러한 성분들의 형성 프로세스는 당업계에 공지되어 있고, 그에 따라 여기에서 반복 설명하지 않는다. 게이트 유전체들(48) 및 게이트 전극들(50)이 게이트-퍼스트 접근방식(gate-first approach) 또는 게이트-라스트 접근방식을 이용하여 형성될 수 있을 것이다. 게이트-퍼스트 접근방식 또는 게이트-라스트 접근방식에 관한 구체적인 내용은 여기에서 설명하지 않는다.
도 11에 도시된 바와 같이, 2가지 타입들의 STI 영역들(40)이 있다. 게이트 전극(50) 아래에 있는 STI 영역들(40A)은 유전체 영역들(36)을 포함하고, 그리고 유전체 영역들(38)은 포함하지 않는다. STI 영역들(40A) 보다 더 넓고, 그리고 FinFETs을 분리하는 STI 영역들(40B)이 될 수 있는, STI 영역들(40B)은 유전체 영역들(36 및 38) 모두를 포함할 수 있을 것이다. STI 영역들(40B) 내에서, 유전체 영역들(36 및 38)이 동일한 유전체 재료로 형성될 수 있을 것이고, 또한 상이한 유전체 재료들로 형성될 수 있을 것이다. STI 영역들(40B) 중 하나에서, 유전체 영역(38)이 유전체 영역(36)에 의해서 둘러싸이고, 유전체 영역(36)의 저부 위에 또한 위치된다. 재료들에 따라서, 유전체 영역들(36 및 38)이 구분가능한 계면들(interfaces)을 갖거나 갖지 않을 수 있을 것이다.
본원 개시 내용의 실시예들에서, 넓은 트렌치들의 일부 부분들을 충진하지 않고 남겨 놓으면서, 좁은 트렌치들을 충진하기 위해서 제 1 유전체 재료를 도포하는 것에 의해서, 제 1 유전체 재료의 수축은 반도체 핀들을 벤딩시키는데 있어서 적은 영향을 미친다. 이어서, 트렌치들의 남아 있는 부분들은 낮은-수축률 재료를 이용하여 충진될 수 있을 것이다. 결과적으로, 실질적으로 벤딩되지 않은 반도체 핀들이 형성될 수 있을 것이다.
일부 실시예들에 따라서, 방법은 반도체 기판의 상면으로부터 반도체 기판 내로 연장하는 복수의 트렌치들을 형성하는 단계를 포함하고, 여기에서 반도체 스트립들은 복수의 트렌치들 사이에 형성된다. 복수의 트렌치들은 제 1 트렌치 및 상기 제 1 트렌치 보다 더 넓은 제 2 트렌치를 포함한다. 제 1 유전체 재료가 복수의 트렌치들 내에 충진되고, 상기 제 1 트렌치는 실질적으로 완전히 충진되고, 그리고 상기 제 2 트렌치는 부분적으로 충진된다. 상기 제 2 유전체 재료는 상기 제 1 유전체 재료 위에 형성된다. 상기 제 2 유전체 재료는 상기 제 2 트렌치의 상부 부분을 충진하고, 그리고 상기 제 1 유전체 재료의 제 1 수축률과 상이한 수축률을 갖는다. 평탄화를 실시하여 반도체 기판 위의 제 2 유전체 재료의 과잉 부분들을 제거하고, 여기에서 제 1 유전체 재료 및 제 2 유전체 재료의 남아 있는 부분들이 각각 상기 제 1 및 제 2 트렌치들 내에서 제 1 및 제 2 STI 영역을 형성한다.
다른 실시예들에 따라서, 방법은 반도체 기판의 상면으로부터 반도체 기판 내로 연장하는 복수의 트렌치들을 형성하는 단계를 포함하고, 여기에서 반도체 스트립들은 복수의 트렌치들 사이에 형성된다. 복수의 트렌치들은 제 1 트렌치 및 상기 제 1 트렌치 보다 더 넓은 제 2 트렌치를 포함한다. 제 1 유전체 재료가 복수의 트렌치들 내에 충진되고, 상기 제 1 트렌치는 실질적으로 완전히 충진되고, 그리고 상기 제 2 트렌치는 부분적으로 충진된다. 상기 제 1 유전체 재료에 대해서 어닐링이 실시된다. 제 1 어닐링 후에, 제 2 유전체 재료가 상기 제 1 유전체 재료 위에 형성되고, 상기 제 2 유전체 재료는 상기 제 2 트렌치를 완전히 충진한다. 반도체 기판 위의 제 2 유전체 재료의 과잉 부분들을 제거하기 위한 평탄화가 실시된다. 제 1 유전체 재료 및 제 2 유전체 재료의 남아 있는 부분들이 쉘로우 STI 영역들을 형성한다.
또 다른 실시예들에 따라서, 집적 회로 구조물이 반도체 기판, 상기 반도체 기판 위의 제 1 및 제 2 반도체 스트립, 그리고 상기 제 1 및 제 2 반도체 스트립들 사이에서 상기 제 1 및 제 2 반도체 스트립들과 접촉하는 제 1 STI 영역을 포함한다. 제 1 STI 영역은 제 1 유전체 영역을 포함한다. 제 2 STI 영역이 상기 반도체 기판 위에 위치된다. 상기 제 2 STI 영역은 제 2 유전체 영역, 및 상기 제 2 유전체 영역에 의해서 둘러싸인 제 3 유전체 영역을 포함한다. 상기 제 3 유전체 영역은 또한 상기 제 2 유전체 영역의 저부 위에 위치된다. 상기 제 1 유전체 영역 및 상기 제 2 유전체 영역이 동일한 유전체 재료로 형성된다. 상기 제 1 STI 영역은, 상기 제 3 유전체 영역과 동일한 재료로 형성된 유전체 영역들을 포함하지 않는다.
비록 본원 실시예들 및 그 장점들을 상세하게 설명하였지만, 첨부된 청구항들에 의해서 규정된 바와 같은 실시예들의 사상 및 범위로부터 벗어나지 않고도 여러 가지 변경들, 치환들 및 변경들이 여기에서 이루어질 수 있다는 것을 이해하여야 할 것이다. 또한, 본원의 범위는 명세서에 기술된 프로세스, 기계, 제조, 물질의 조성, 수단, 방법들 및 단계들의 특별한 실시예들로 제한되지 않을 것이다. 본원의 개시 내용으로부터, 본원에서 개시된 상응하는 실시예들과 실질적으로 동일한 결과를 달성하는 또는 실질적으로 동일한 기능을 실시하는, 기존의 또는 추후에 개발되는 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들이 본원 개시 내용에 따라서 이용될 수 있을 것임을 당업자는 용이하게 이해할 수 있을 것이다. 따라서, 첨부된 청구항들은 그러한 프로세스, 기계들, 제조, 물질의 조성, 수단, 방법들, 또는 단계들을 그 청구항들의 범위 내에 포함하도록 의도된 것이다. 또한, 각각의 청구항은 독립적인 실시예를 구성하고, 그리고 여러 청구항들 및 실시예들의 조합이 개시 내용의 범위 내에 포함된다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판의 상면으로부터 상기 반도체 기판 내로 연장하는 복수의 트렌치들을 형성하는 단계로서, 상기 복수의 트렌치들 사이에 반도체 스트립들이 형성되고, 상기 복수의 트렌치들은 제1 트렌치 및 상기 제1 트렌치 보다 더 넓은 제2 트렌치를 포함하는 것인, 상기 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 내에 제1 유전체 재료를 충진하는 단계로서, 상기 제1 트렌치는 완전히 충진되고, 상기 제2 트렌치는 부분적으로 충진되며, 상기 제1 유전체 재료는 제1 수축률을 갖는 것인, 상기 제1 유전체 재료를 충진하는 단계;
    상기 제1 유전체 재료 위에 제2 유전체 재료를 형성하는 단계로서, 상기 제2 유전체 재료는 상기 제2 트렌치의 상부를 충진하고, 상기 제2 유전체 재료는 상기 제1 수축률보다 작거나 큰 제2 수축률을 갖는 것인, 상기 제2 유전체 재료 형성 단계; 및
    상기 반도체 기판 위의 상기 제2 유전체 재료의 과잉 부분들을 제거하기 위해 평탄화(planarization)를 실시하는 단계로서, 상기 제1 유전체 재료 및 상기 제2 유전체 재료의 잔존하는 부분들이 각각 상기 제1 및 제2 트렌치들 내에서 제1 및 제2 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 영역을 형성하는 것인, 상기 평탄화를 실시하는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 수축률이 상기 제2 수축률 보다 큰 것인, 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    상기 제1 유전체 재료를 충진하는 단계 이후 및 상기 제2 유전체 재료를 형성하는 단계 이전에 상기 제1 유전체 재료에 대해서 어닐링(anneal)을 수행하는 단계를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 방법은 상기 평탄화 이후에 어닐링을 실시하는 단계를 더 포함하고, 상기 복수의 트렌치들 사이의 반도체 스트립들이 부분적으로 산화되어 부피 팽창되고, 상기 부피 팽창은 상기 제1 및 제2 유전체 재료들의 수축을 보상하는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제1항에 있어서,
    상기 제1 유전체 재료는 충진될 때 유동성을 갖고, 상기 제2 유전체 재료는 형성될 때 비유동성인 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 방법은 상기 평탄화 이후에 리세스(recess)들을 형성하기 위해서 상기 제1 및 제2 유전체 재료들을 리세싱하는 단계를 더 포함하고,
    상기 제1 및 제2 유전체 재료들의 잔존하는 부분들의 상면들 위의 상기 반도체 스트립들의 부분들이 반도체 핀들을 형성하고, 상기 리세싱하는 단계 이후에 상기 제1 STI 영역은 상기 제1 유전체 재료를 포함하고 상기 제2 유전체 재료를 포함하지 않으며, 상기 제2 STI 영역은 상기 제1 및 제2 유전체 재료들을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판의 상면으로부터 상기 반도체 기판 내로 연장하는 복수의 트렌치들을 형성하는 단계로서, 상기 복수의 트렌치들 사이에 반도체 스트립들이 형성되고, 상기 복수의 트렌치들은 제1 트렌치 및 상기 제1 트렌치보다 더 넓은 제2 트렌치를 포함하는 것인, 상기 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들 내에 제1 유전체 재료를 충진하는 단계로서, 상기 제1 트렌치는 완전히 충진되고, 상기 제2 트렌치는 부분적으로 충진되는 것인, 상기 제1 유전체 재료를 충진하는 단계;
    상기 제1 유전체 재료에 대해서 제1 어닐링을 실시하는 단계;
    상기 제1 어닐링 이후에 상기 제1 유전체 재료 위에 제2 유전체 재료를 충진하는 단계로서, 상기 제2 유전체 재료는 상기 제2 트렌치를 완전히 충진하는 것인, 상기 제2 유전체 재료를 충진하는 단계;
    상기 반도체 기판 위의 제2 유전체 재료의 과잉 부분들을 제거하기 위해서 평탄화를 실시하는 단계로서, 상기 제1 유전체 재료 및 상기 제2 유전체 재료의 남아 있는 부분들은 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 영역들을 형성하는 것인, 상기 평탄화를 실시하는 단계
    를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  8. 집적 회로 구조에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 제1 및 제2 반도체 스트립;
    상기 제1 및 제2 반도체 스트립들에 접촉하며 그들 사이에 있는 제1 쉘로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 영역으로서, 제1 유전체 영역을 포함하는 상기 제1 STI 영역;
    상기 반도체 기판 위의 제2 STI 영역을 포함하고,
    상기 제2 STI 영역은,
    제2 유전체 영역, 및
    상기 제2 유전체 영역에 의해서 둘러싸인(encircle) 제3 유전체 영역 - 상기 제3 유전체 영역은 또한 상기 제2 유전체 영역의 바닥 부분(bottom portion) 위에 있고, 상기 제1 유전체 영역 및 상기 제2 유전체 영역은 동일한 유전체 재료로 형성되며, 상기 제1 STI 영역은 상기 제3 유전체 영역과 동일한 재료로 형성된 유전체 영역들을 포함하지 않음 -
    을 포함하는 것인, 집적 회로 구조.
  9. 제8항에 있어서,
    상기 제1 STI 영역은 제1 폭을 갖고, 상기 제2 STI 영역은 상기 제1 폭보다 더 큰 제2 폭을 갖는 것인, 집적 회로 구조.
  10. 제8항에 있어서,
    상기 제2 유전체 영역은 상기 제1 및 제2 반도체 스트립들의 높이의 50 퍼센트보다 더 작고 상기 제1 및 제2 반도체 스트립들의 높이의 0 퍼센트보다 더 큰 높이를 갖는 것인, 집적 회로 구조.
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