TW201820632A - 鰭型場效電晶體及其製造方法 - Google Patents

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Abstract

本發明提供一種製造一半導體元件的方法，包括形成形成一長條半導體突出於一基板之上，形成隔離區域於此長條半導體的相對側，使用一第一蝕刻製程於一第一反應室中將此隔離區域凹陷，以及，使用一第二蝕刻製程於此第一反應室中將此隔離區域的平坦度改善。

Description

鰭型場效電晶體及其製造方法
本發明涉及積體電路技術領域，特別是涉及一種鰭型場效電晶體及其製造方法。
半導體積體電路工業正經歷快速的成長。在這段快速成長的期間，元件的功能密度一般是增加的而元件的特徵尺寸或幾何形狀則是減少的。此微縮過程通常提供了增加生產效率、降低成本及/或改善表現的優點。但是如此的微縮也增加了積體電路製程的複雜度，並且，能夠真正實現這些微縮製程的演進也必須在半導體製程上有所提升。
類似地，積體電路對於增加表現和縮小幾何面積的需求也導致了多重閘極元件的開始研發。這些多重閘極元件包括多重閘極鰭型電晶體，通常也可以稱為鰭型場效電晶體(fin FET)元件，因為通道是形成於自基板向上延伸的鰭型結構上。鰭型場效電晶體(fin FET)元件可以在允許元件閘極寬度縮減的同時又能提供閘極位於包括通道區域的鰭型結構的兩側及/或之上。
本發明實施例提供一種製造一半導體元件的方法，包括形成形成一長條半導體突出於一基板之上，形成隔離區域於此長條半導體的相對側，使用一第一蝕刻製程於一第一反應室中將此隔離區域凹陷，以及，使用一第二蝕刻製程於此第一反應室中將此隔離區域的平坦度改善。
100、300‧‧‧半導體元件
102、301‧‧‧基板
104、310‧‧‧鰭型結構
106‧‧‧隔離結構
108、410‧‧‧閘極結構
110、510‧‧‧源/汲極區域
112‧‧‧通道區域
413‧‧‧閘介電層
415‧‧‧多晶矽層
700‧‧‧蝕刻系統
710‧‧‧反應室
713‧‧‧噴灑頭
720‧‧‧支撐座
722‧‧‧箭頭
725‧‧‧驅動系統
730‧‧‧晶圓
740‧‧‧溫度控制單元
750‧‧‧進氣口
770‧‧‧氣體供應源
780‧‧‧幫浦
790‧‧‧控制單元
本發明實施例之各實施態樣可藉一併參照下列實施方式段落內容及各圖示理解。請注意，為了便於說明或符合業界實務，圖中顯示的特徵可能並非以精確比例繪示，或其尺寸可能並非精準，可以是隨意的增加或減少以方便討論。本發明實施例所附圖示說明如下：第1圖顯示根據本發明某些實施例之一鰭型場效電晶體元件的透視圖。
第2A-3B圖顯示根據本發明某些實施例之形成一鰭型場效電晶體元件不同製程階段中的剖面圖。
第4圖顯示根據本發明某些實施例之一蝕刻系統的示意圖。
第5圖顯示根據本發明某些實施例之一鰭型場效電晶體元件的鰭型結構和隔離結構的詳細示意圖。
第6A-7B圖顯示根據本發明某些實施例之形成一鰭型場效電晶體元件於第2A-3B圖後不同製程階段中的剖面圖。
第8圖顯示根據本發明某些實施例之製造一半導體元件的製程流程圖。
以下揭露依據本發明之各種實施例或範例，俾供實施本發明各標的之各技術特徵。為簡明扼要闡述本發明實施例，以下將以明確特定範例描述各元件及其配置。惟，此些說明理應為單純示範，並非用以限制本發明。舉例來說，以下描述在一第二技術特徵上形成一第一技術特徵，可理解其包括此等第一、第二技術特徵為直接接觸的實施例及此等第一、第二技術特徵之間尚有其他技術特徵形成，以致第一、第二技術特徵並非直接接觸的實施例。除此之外，為使本說明書內容簡單明瞭，在此亦可於不同範例中重複使用圖示元件符號及/或字元，然並非用以限定此些實施例及/或配置。
其次，空間對應關係的詞語，諸如「向其之下」、「在下方」、「較低」、「以上」、「較高」及其類，可隨意用於此以描述圖示中一元件或技術特徵之於其他元件或技術特徵之空間關係。空間對應關係的詞語包括元件在使用或操作中的各種方向及圖示中描述的方向，除此之外，與其相關的裝置可旋轉，如旋轉90度或轉向其他方向，而可對應地解釋此些空間對應關係的詞語。
第1圖顯示根據本發明某些實施例之一半導體元件100的透視圖。此半導體元件100包含鰭型場效電晶體元件，如第1圖中所示。此半導體元件100可以是n型鰭型場效電晶體元件或是p型鰭型場效電晶體元件，且可以包含在例如是微處理器、記憶元件、邏輯元件、及/或其他積體電路的積體電路之中。如第1圖中所示，此半導體元件100包含一基板102、複數個鰭型結構104突起於基板102之上、複數個隔離結構106於鰭型結構104之間與 周圍，及一閘極結構108放置於此鰭型結構104之上。每一個鰭型結構104包括源/汲極區域110，其中一源極或汲極形成在鰭型結構104之中、之上及/或周圍。鰭型結構104的通道區域112係位於閘極108之下。
此基板102可以包括是一矽基板。替代地，此基板102或許可以包括其他的半導體元素例如是鍺；或者是包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦等半導體化合物；或者是包括矽鍺、磷砷化鎵、銦砷化鋁、鋁鎵砷、鎵銦砷、鎵銦磷、及/或鎵銦砷鋁等半導體合金；及其組合。在另一替代實施例中，此基板102可以是一絕緣層覆矽(SOI)基板。
隔離結構106可以用氧化矽、氮化矽、氧化氮化矽、氟摻雜矽玻璃、低介電係數介電材料、及/或其他合適的絕緣材料等形成。隔離結構106可以是淺溝渠隔離(STI)結構。在一實施例中，此隔離結構106可以是淺溝渠隔離(STI)結構，且其是藉由蝕刻此基板102後再填入隔離材料於溝渠中所形成。隔離結構106可以是例如具有一層或多層襯墊層的多層結構。在一範例中，此隔離結構106可以是包括一熱氧化襯墊層且具有氧化矽或氮化矽層形成於此熱氧化襯墊層之上。
鰭型結構104可以提供在一個或多個元件將被形成之主動區域中。在第1圖中，此結構104的上半部分延伸超過此隔離結構106的上表面106U而被稱作鰭型104，而此結構104的下半部分低於此隔離結構106的上表面106U而被稱作長條狀半導體104。整個說明書中都是使用類似的命名方式。在某些實施例中，鰭型結構104可以是與基板102相同的材料。而在其他的實施例中，鰭型結構104可以包含與基板102不同的材料。舉例而言，鰭型 結構104可以藉由將長條狀半導體104的上半部分去除之後再磊晶成長一個與長條狀半導體104不同的材料於長條狀半導體104之上以形成鰭型結構104。鰭型結構104也可以使用摻雜n型及/或p型雜質。通道區域112可以形成於每一個鰭型結構104的閘極108之下，及源/汲極區域10可以形成在鰭型結構104之中/之上的閘極結構108相對的兩側。
閘極結構108可以包括一閘介電層、一功函數層及/或一層或多層的額外層次。在某些實施例中，閘極結構108可以包括一矽化物層。此矽化物層可以位於閘介電層及/或功函數層之上。
此半導體元件100可以包含其他沒有特別標示於圖中的層次及/或特徵，例如額外的源/汲極區域、層間介電層、接觸窗、互連線、及/或其他合適的特徵。雖然在第1圖中顯示了兩個鰭型結構104和一個閘極結構108，但是熟知此技藝者皆能明瞭也可以使用其他數目的鰭型結構和閘極結構，而且這些變異也是屬於本發明的範疇之內。舉例而言，第2A-3B圖和第6A-7B圖顯示了具有四個鰭型結構310和三個閘極結構410的半導體元件300。
如第1圖中所示，定義有X、Y、Z三個方向。X方向是與閘極結構108的長軸方向平行，Y方向是與X方向垂直，且是沿著鰭型結構104的長軸方向，而Z方向則是與Y方向和X方向兩者垂直，且是沿著閘極結構108的垂直方向。
請參閱第2A-3B圖和第6A-7B圖顯示了根據本發明實施例之形成一鰭型場效電晶體半導體元件300於不同製程階段中的剖面圖。在第2A-3B圖和第6A-7B圖中，圖式的A部分是此半導體元件300於不同製程階段中沿著A-A方向上(請參閱第1圖)的剖面圖，其中線段A-A是在一閘極結構中 (第1圖中的108)且與X方向平行；而圖式的B部分是此半導體元件300於不同製程階段中沿著B-B方向上(請參閱第1圖)的剖面圖，其中線段B-B是在一鰭型結構中(第1圖中的104)且與Y方向平行。
請參閱第2A和2B圖顯示了根據本發明實施例之在一基板301上形成一鰭型場效電晶體半導體元件300於不同製程階段之一的兩個剖面圖。如第2A和2B圖所示，長條狀半導體310形成於延伸超過基板301之上。基板301的材料可以是與第1圖中的基板102相同，因此在此不再贅述。在某些實施例中，長條狀半導體310係藉由於基板301中蝕刻產生溝渠而形成於基板301中。此蝕刻可以使用任何合適的蝕刻製程，例如微影製程和蝕刻製程。此微影製程可以包括形成一光阻層(也稱為光阻，未於圖中顯示)於基板301之上，將光阻於一圖案下曝光，進行曝光後烘烤過程，以及將光阻顯影已形成包括此光阻的一幕罩元素。此幕罩元素然後用來保護基板的一部份而同時蝕刻會在基板上形成凹陷部分，造成長條狀半導體310延伸超過基板301之上。此蝕刻製程可以使用例如是氫氟酸或是其他合適的蝕刻液等進行。此外，其他的蝕刻製程，例如反應離子蝕刻(RIE)、中性原子束蝕刻(NBE)或是類似的製程或其組合等，也可以用來形成長條狀半導體310。此蝕刻是非等向性的。
如第2A和2B圖所示，一絕緣材料形成於長條狀半導體310周圍與之間以形成隔離結構320。此絕緣材料可以是例如氧化矽的氧化物、氮化矽、氧化氮化矽、其他合適的材料或其組合，且可以利用例如是高密度化學氣相沈積、可流動化學氣相沈積(例如化學氣相沈積為基的材料於一遠端電漿系統中沈積且進行後固化使其轉變為例如是氧化物的另一材料)、其 類似方法或其組合等合適方法所形成。其他的絕緣材料也可以使用任何可接受的製程形成。在其他的實施例中，隔離結構320可以是例如包括一熱氧化襯墊層且具有氧化矽或氮化矽層形成於此熱氧化襯墊層之上的多層結構。於形成之後，隔離結構320可以延伸超過此長條狀半導體310的上表面310U。可以使用例如是化學機械研磨製程的平坦化製程將多餘的絕緣材料(例如超過此長條狀半導體310的上表面310U之部分)移除，以達成隔離結構320大致平坦的上表面320U且將此長條狀半導體310的上表面310U裸露出來。
也可以使用其他的方法來形成長條狀半導體310和隔離結構320。舉例而言，絕緣材料可以沈積於基板301後再圖案化以形成裸露部分基板301的溝渠，然後進行一蝕刻製程以除去基板301裸露處的上半部分，再進行磊晶製程以形成包括與基板301不同材料的長條狀半導體310。
當半導體製程技術演進到小於20奈米節點之後，如此小的特徵尺寸對半導體的製造就變成很大的挑戰。舉例而言，請參閱第5圖，對一先進的製程技術而言，介於兩個鰭型結構310間的間距P或許會小於20奈米，且鰭型結構310上方的寬度W或許會小於5奈米，而此鰭型結構310的深寬比(鰭型結構的高度H與寬度W的比值)可以是7或更大。傳統的製程或許沒有辦法在如此大深寬比的溝渠中良好地形成隔離結構320。可流動化學氣相沈積(FCVD)由於其不但可以填入高深寬比(例如深寬比為7或更大)的垂直溝渠中，同時也能填入小的水平溝渠而變成十分受到歡迎的技術。可流動化學氣相沈積(FCVD)會形成可流動的介電層，如同其名稱一般可以流動而填入一間隙中的空洞。通常，在先驅物中加入不同的化學成分以允許所沈積的 薄膜流動。在某些範例中，會加入氮氫化物鍵結。於沈積可流動的薄膜之後，可以進行固化然後退火以除去所添加的化學成分而形成氧化矽。
請重新參閱第2A和2B圖，在某些實施例中，隔離結構320是用可流動化學氣相沈積(FCVD)形成。在此可流動化學氣相沈積(FCVD)中，一含有矽的第一前驅物被通入一具有半導體元件300存在的沈積反應室內。在某些實施例中，此含有矽的前驅物是例如三甲矽烷基(TSA)、二甲矽烷基(DSA)或其組合的甲矽烷基。可以和此含有矽的前驅物一同通入一種或多種承載氣體。這些承載氣體可以包括氦、氬、氮、或類似氣體或其組合。之後，提供第二前驅物至沈積反應室內。在某些實施例中，此第二前驅物是含氮的前驅物。此含氮的前驅物可以是氨、氮、或類似氣體或其組合。在某些實施例中，此含氮的前驅物可以通入此沈積反應室外的遠端電漿系統內利用電漿加以活化。一例如是氧氣或類似氣體的氧源氣體也可以加入此含氮的前驅物且利用遠端電漿系統內的電漿加以活化。由遠端電漿系統產生的電漿由承載氣體通入沈積反應室，在某些實施例中，此承載氣體包括氦、氬、氮、或類似氣體或其組合。
在此沈積反應室中，此含有矽的前驅物及含氮的前驅物混和後反應以沈積含有氮和矽的薄膜於基板301上。在某些實施例中，所沈積的薄膜具有可流動的特性。如此結構的可流動特性允許薄膜流動進入較窄的間隙、溝渠或是其他於所沈積基板301表面的結構中。所沈積的薄膜可以藉由例如是退火製程來固化。在某些實施例中，此退火製程係在溫度範圍約攝氏500到600度之間所進行。舉例而言，此退火製程可以包括一次或多次退火步驟依序進行。在許多不同實施例中，所沈積的薄膜於退火步驟後會轉 變為氧化物(例如是氧化矽)。
之後，請參閱第3A和3B圖，利用例如是蝕刻製程以移除此隔離結構320的上半部而產生凹陷，使得在蝕刻製程之後此隔離結構320的上表面320U低於長條狀半導體310的上表面310U。於產生凹陷之後，此長條狀半導體310的上半部分延伸高於隔離結構320的上表面320U被稱為鰭型結構310，而此長條狀半導體310的下半部分低於隔離結構的上表面320U被稱為長條狀半導體310。在某些實施例中，此隔離結構320的剩餘部分形成淺溝渠隔離結構(STI)320。用來形成此隔離結構320之蝕刻製程的詳細細節(例如第一蝕刻製程接著一第二蝕刻製程、兩者皆在相同的反應室中進行、於第一蝕刻製程和第二蝕刻製程間進行氣體沖洗)會於底下搭配第4圖和第5圖討論。
第4圖顯示根據本發明某些實施例之一蝕刻系統700的示意圖。如第4圖中所示，此蝕刻系統包括一反應室710、一支撐座720及一噴灑頭713。支撐座720組態為以支持一晶圓730於此支撐座720的上表面。晶圓730可以藉由例如是夾鉗或是支撐座720的上表面之真空孔洞產生的吸盤固定在支撐座720上。晶圓730可以包含例如是在製造過程中某個階段的半導體元件300之複數個積體電路。舉例而言，當晶圓300初始被放置在支撐座720之時可以包括在第2A和2B圖中所示的製程階段之複數個半導體元件300，因此隔離結構320被形成於基板301之上且可以準備進行如第3A和3B圖中所示的蝕刻製程來形成鰭型結構310和淺溝渠隔離結構(STI)320。
請參閱第4圖，支撐座720可以包括一溫度控制單元740，其可以是一加熱單元740，在某些實施例中，如此的電機加熱單元可以在製程 中將晶圓730加熱至預設的溫度。在某些實施例中，溫度控制單元740也可以包含一冷卻單元740，其與一冷卻氣體或冷卻水來源耦接，以在製程中將晶圓730冷卻至預設的溫度。支撐座720可以電性地及/或機械性地與一驅動系統725耦接，其可以是一馬達驅動系統725，使得支撐座720可以沿著箭頭722所示的方向向上(例如朝向噴灑頭713)移動或是向下(例如遠離噴灑頭713)移動。驅動系統725可以由一控制單元790來控制。噴灑頭713與一氣體供應源(未示)連接且組態為提供熱氣體(例如進氣)進入反應室710，其細節會於以下描述。
請繼續參閱第4圖，蝕刻系統700還包括一進氣口750與一氣體供應源770耦接。雖然在第4圖中僅顯示一個進氣口750，也可以使用兩個以上的進氣口使得氣體均勻地分布於反應室710中。在某些實施例中，氣體供應源770提供反應氣體至反應室710中。氣體供應源770可以包括一個或多個子模組來在預設時間內提供不同的反應氣體(例如蝕刻氣體)至此反應室710中。在某些實施例中，氣體供應源770可以由一控制單元790來控制，其控制例如是氣體的種類、每一種氣體的流量、供應氣體之開始及停止時間等。
如第4圖所示，蝕刻系統700還包括一排氣口760與一幫浦780耦接。在某些實施例中，幫浦780可以由一控制單元790來控制。舉例而言，控制單元790可以控制幫浦780啟動以自反應室710中抽出空氣或氣體。在某些實施例中，反應室710在製程過程中形成一封閉空間，且幫浦780自反應室710中抽出空氣或氣體以維持一理想的氣壓大小。雖然在第4圖中僅顯示一個排氣口760，但是此蝕刻系統700中也可以使用兩個或以上的排氣口，且這些 也不必同時自反應室710中抽出空氣或氣體。
第4圖僅是一個簡化的範例，本領域技術人士可以理解以上的例子可以存在許多變動而仍達成相同的效果。舉例而言，在第4圖中顯示進氣口750較靠近噴灑頭713而排氣口760較遠離噴灑頭713。在其他的實施例中也可以將兩者的位置交換，使得進氣口750較遠離噴灑頭713而排氣口760較靠近噴灑頭713。在另一範例中，反應室710可以是不同的形狀，是圓柱狀、錐狀、或是其他合適的形狀。本領域技術人士也可以理解第4圖中並未顯示此蝕刻系統700中的所有元件。舉例而言，第4圖中並未顯示載入或載出此晶圓703的裝載單元。在另一範例中，氣體供應源770可以包括一個混合器以將不同的反應氣體混合和另一幫浦(圖中未示)以將氣體抽進反應室710中。
在第2A和第2B圖所顯示之形成凹陷隔離結構320的一蝕刻製程在此係搭配第4和第5圖來討論。在某些實施例中，此蝕刻製程包括先進行一第一蝕刻製程接著再進行一第二蝕刻製程，且第一蝕刻製和第二蝕刻製程兩者皆在相同的反應室710中進行，且於第一蝕刻製程和第二蝕刻製程間進行一氣體沖洗製程。在此處所討論的，一蝕刻氣體可以是指稱一不同氣體的混合。根據一實施例，此第一蝕刻製程是藉由例如經由進氣口750提供包含氨和氟化氫的反應氣體進入反應室710中而執行。在某些實施例中，此第一蝕刻製程的反應條件是氨的流量為50-600sccm，而氟化氫(HF)的流量為50-700sccm，且反應溫度為90-150℃。在某些實施例中，此第一蝕刻製程中反應室710的壓力為1-3Torr。氨和氟化氫的反應氣體會與隔離結構320的材料(例如氧化矽)反應而除去隔離結構320的上半部分。於進行此第一蝕刻製程後，長條狀半導體310的上半部分延伸高於隔離結構320的上表面 320U而形成鰭型結構310。
第5圖顯示於進行以上所討論第一蝕刻製程之後的一詳細剖面示意圖，顯示了兩個鰭型結構310和隔離結構320於其間。如第5圖中所示，隔離結構320的上表面320U不是平坦的。特別是，隔離結構的區域320A，其是與鰭型結構310接觸的區域，相較於區域320B係更遠離基板301，此區域320B是隔離結構320在相鄰兩個鰭型結構310間的中點位置或是隔離結構320中遠離區域320A的表面區域。在第5圖的範例中，因為中央部分較低(例如在相鄰兩個鰭型結構310間的中點位置的區域320B)而邊緣部分較高(例如與鰭型結構310接觸的區域320A)，介於兩個鰭型結構310間的隔離結構320上表面320U是笑臉狀。因此，在第5圖中所示的不平坦上表面320U有時候也稱為隔離結構320在蝕刻製程中的凹化現象。因為鰭型結構的高度H是定義為在鰭型結構310的上表面310U與對應隔離結構320的上表面320U最高部分間的距離(例如與鰭型結構310接觸的區域320A)，此凹化現象會減少鰭型結構的有效高度。此凹化現象也會導致元件的電容增加，其加上減少鰭型結構的有效高度的影響，會降低此半導體元件的表現及降低晶圓可接受測試(WAT)的結果。因此，最好能開發一種減少凹化現象的蝕刻製程。
根據某些實施例，於第一蝕刻製程之後會執行一氣體沖洗製程。請參閱第4圖，在此氣體沖洗製程中，幫浦780經由例如排氣口760將氣體(例如剩餘的反應氣體及第一蝕刻製程中化學反應所產生的副產物)及/或空氣抽出反應室710中。此氣體沖洗製程(例如將氣體及/或空氣抽出反應室的過程)進行約5-15秒直到反應室710的真空度到達一預設範圍為止。於此氣體沖洗製程完成之後，根據例如第二蝕刻製程中所使用的氣體是否在此氣 體沖洗製程中已經供應至反應室710等狀況，反應室710的壓力可以為0-2Torr。
之後，於此氣體沖洗製程完成之後，在反應室710中對此晶圓730進行第二蝕刻製程。在某些實施例中，此第二蝕刻製程包括一蝕刻步驟及一晶圓移出步驟。在此第二蝕刻製程的蝕刻步驟中，蝕刻氣體包含氟化氫(HF)與無水反應氣體(用符號M表示)被提供至反應室710和晶圓730上。此無水反應氣體M是一種具有低蒸氣壓和低表面張力的材料。舉例而言，此無水反應氣體M可以是例如甲醇或乙醇的醇類(例如CnH2n+1OH)。以下的化學方程式(1)和(2)描述此蝕刻步驟在許多不同實施例中的化學反應。
化學方程式(1)和(2)顯示隔離結構的氧化物(例如氧化矽)在這些化學反應中被消耗，且生成氣相的氟化矽(SiF4)，其可以輕易地自反應室710中移除(例如由幫浦780)。在一範例實施例中，此第二蝕刻製程的蝕刻步驟是在溫度範圍約10-20℃間進行。此第二蝕刻製程(例如蝕刻步驟及晶圓移出步驟)的壓力可以維持在約1.5-2Torr間。舉例而言，控制單元790可以控制幫浦780將反應室710的壓力維持在一理想的氣壓大小。在某些實施例中，此第二蝕刻製程的蝕刻步驟是在氟化氫(HF)的流量為50-550sccm，而M(例如甲醇)的流量為10-700sccm之條件下進行。
此蝕刻步驟的蝕刻氣體可以藉由例如是將與鰭型結構310接觸及/或靠近的隔離結構320的表面區域(例如第5圖中的區域320A)蝕刻去掉而有效地減少凹化現象。根據某些實施例，藉由減少隔離結構的表面區域(例如320A)與對應隔離結構在相鄰兩個鰭型結構310間的中點位置的表面區域(例如320B)間的距離而減少此凹化現象，其中此距離是沿著與基板301一主要表面垂直的方向上(例如沿著第1圖中的Z方向)量測。若是不侷限在一特定的操作原理上的話，一般認為區域320A包含緻密的熱氧化矽其是比其他區域(例如320B)的氧化矽更堅硬，因此，使用氨和氟化氫反應氣體的區域320A(例如第一蝕刻製程)其蝕刻速率比其他區域(例如320B)更慢。使用氟化氫(HF)和M(例如甲醇)為反應氣體的第二蝕刻製程於化學反應中提供HF2-自由基(見化學方程式(1)和(2))，且HF2 -自由基對在區域320A與其他區域(例如3201B)間的氧化物蝕刻選擇比是低的。因此，區域320A的氧化物可以被由化學方程式(1)和(2)描述的化學反應所移除，因而減少了凹化現象。其結果是，在目前的範例實施例中隔離結構320的平坦度因為第二蝕刻製程而增加。在某些實施例中，隔離結構的表面區域(例如320A)與對應隔離結構在相鄰兩個鰭型結構310間的中點位置的表面區域(例如320B)間的距離，藉由此實施例的方法在沿著鰭型結構高度H方向上量測減少了2奈米或更多，因此增加了此隔離結構320的平坦度。
水會在此第二蝕刻製程的蝕刻步驟中之化學反應過程(見化學方程式(2))中生成。自半導體元件300中除去水可以幫助化學反應(例如化學方程式(2))朝向化學方程式(2)的右邊進行。根據本說明書的一實施例，此第二蝕刻製程進一步包括除去水的步驟。請參閱第4圖，在此除去水的步驟 中，放有晶圓730的支撐座720由例如是驅動系統725移動而上升靠近噴灑頭713。此支撐座720由驅動系統725的上下移動可以由控制系統790所控制。在某些實施例除去水的步驟中，噴灑頭713供應熱氣進入反應室710的晶圓730上方以將蝕刻步驟中所生成的水蒸發。在某些實施例中，此熱氣包括例如是氦、氬、氮、或類似氣體或其組合的進氣。在此例示實施例中，此進氣的溫度高到足以蒸發水分。舉例而言，此進氣的溫度範圍是在約120-190℃間進行。因為反應氣體氟化氫(HF)和M存在於反應室710之中，在此除去水的步驟中，此蝕刻步驟可以繼續進行(例如與此除去水的步驟同時進行)。然而，由於此進氣的溫度是如此之高(約120-190℃)，由化學方程式(1)和(2)所描述的蝕刻步驟之化學反應或許會被大幅減緩或甚至停止。
在某些實施例中，在除去水的步驟完成之後(例如執行一預設時間之後)，放有晶圓730的支撐座720下降至原本的位置，噴灑頭713不再供應熱氣，此蝕刻步驟繼續在較低溫度下(例如約10-20℃)進行。根據此第二蝕刻製程的總長度(例如所需時間)，可以在此第二蝕刻製程中重複進行除去水的步驟若干次。
在某些實施例中，蝕刻製程的總時間(包括第一蝕刻製程和第二蝕刻製程)是在約100-200秒之間。第二蝕刻製程可以佔蝕刻製程總時間的七分之一左右。蝕刻製程的總時間可以根據例如是鰭型結構設計所需高度或目標高度(例如理想鰭型結構高度)等因素來調整。根據一實施例，氣體沖洗製程所持續的時間是介於蝕刻製程總時間的0.5倍到1.5倍之間。在某些實施例中，平均蝕刻速率為約0.23-0.5奈米/每分鐘。此平均蝕刻速率是指此蝕刻製程中所移除的氧化物總量(例如沿著鰭型結構高度H方向上量測的厚 度)除以總時間(例如第一蝕刻製程加上第二蝕刻製程的時間)。
本說明書中搭配第4和第5圖所討論的蝕刻方法有效地減少了此凹化現象，且產生會減少半導體元件的電容，增加鰭型結構的有效高度及較佳晶圓可接受測試(WAT)的結果。此外，因為晶圓730在第一蝕刻製程和第二蝕刻製程中都是停留在反應室710中，沒有將時間浪費在不同蝕刻反應室間移轉，因此簡化了蝕刻製程且同時改善了半導體製程的產能。
請參閱第6A和6B圖，閘極結構410(也可以稱為閘極堆疊410)形成於鰭型結構310和隔離結構320之上。在本發明的實施例中，閘極結構410是以使得閘極結構410的長軸方向與每一個鰭型結構310寬度方向平行的方式形成，如第6A圖所示，且每一個閘極結構410的寬度方向是與每一個鰭型結構310長軸方向平行，如第6B圖所示。在某些實施例中，閘極結構410是一多晶矽閘極且包括一閘介電層413和一多晶矽層415形成於此閘介電層之上。在其他的實施例中，閘極結構410是一金屬閘極結構且包括一閘介電層413和一導電金屬層415形成於此閘介電層之上。在其他另外的實施例中，閘極結構410是一犧牲閘極結構(也稱為假閘極)，例如在用來形成一金屬閘極結構製程中的一取代閘極製程所形成的。
在某些實施例中，閘極結構410中的閘介電層413是形成於鰭型結構310上表面之上和上半部分的側壁處，以及隔離結構320的上表面之上。閘介電層413可以包括氧化矽。此氧化矽可以使用合適的氧化及/或沈積方法形成。替代地，此閘極結構410中的閘介電層413可以包括高介電係數介電層，例如是氧化鉿。此高介電係數介電層的其他選擇可為氧化鈦、氧化鋯鉿、氧化鉭、鉿石、氧化鋯、鋯石或其組合或是其他合適的材料。此高 介電係數介電層可以使用原子層沈積及/或其他合適的方法形成。
在一實施例中，閘極結構410是一金屬閘極結構。此金屬閘極結構可以包括介面層、閘介電層、一功函數層、以下所描述的金屬矽化物層、填充金屬層及/或其他合適的金屬閘極材料。在其他的實施例中，此金屬閘極結構可以進一步包括覆蓋層、蝕刻停止層、及/或其他合適的材料。介面層包括例如是二氧化矽或是氮氧化矽等介電材料。介面層可以使用化學氧化法、熱氧化法、原子層沈積、化學氣相沈積及/或其他合適的方法形成。
範例的閘極結構410中之p型功函數金屬包括氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、矽化鋯、矽化鉬、矽化鉭、矽化鎳或其組合或是其他合適的p型功函數金屬材料。範例的閘極結構410中之n型功函數金屬包括鈦、銀、鋁化鉭、鋁化碳鉭、氮化鋁鈦、碳化鉭、氮碳化鉭、矽氮化鉭、錳、鋯或其組合或是其他合適的n型功函數金屬材料。此功函數金屬層的功含數值係與材料成分相關，且因此，此第一功函數金屬層材料的選取是要調整其功含數值使得形成在各自區域中的元件可以達成一預設的臨界電壓Vt。此功函數金屬層可以使用化學氣相沈積、物理氣相沈積、或是其他合適的製程沈積而形成。此填充金屬層可以包括鋁、鎢、銅及/或其他合適的材料。此填充金屬層可以使用化學氣相沈積、物理氣相沈積、電鍍及/或其他合適的製程形成。此填充金屬層可以沈積於功函數金屬層之上。一矽化物層可以夾在功函數金屬層與填充金屬層之間。
必須了解閘極疊層結構410的數目並非侷限在第6A和6B圖中所示的半導體結構，且可以包括較第6A和6B圖中所示的半導體結構更多 或更少的層次。在本說明書的實施例中，閘極結構410可以同時形成，使得每一個閘極結構410包含相同的材料或層次。
請參閱第7A和7B圖，根據本說明書的實施例，源/汲極區域510形成在至少一閘極堆疊410相對的兩側。在本說明書的實施例中，源/汲極區域510可以是形成於鰭型結構310之中的磊晶區域。在本說明書的實施例中，源/汲極區域510可以是矽磊晶區域。在本說明書的某些實施例中，源/汲極區域510可以是矽鍺磊晶區域。然而，在許多其他的實施例中，也可以包括其他的磊晶所生長的材料例如是矽、矽鍺、碳化矽、鍺、砷化鎵、磷化銦、及/或其他合適的材料。
在本說明書的實施例中，可以沈積一側壁子層(未示)於閘極堆疊410的側壁上以定義鰭型結構310之中的源/汲極區域510。於側壁子層沈積之後，進行一磊晶製程以形成源/汲極區域510於鰭型結構310之中半導體元件300可以自通道區域之中的鰭型結構310所提供的應力得到較佳的表現。在一實施例中，可以產生一拉伸應力。在另一實施例中，可以產生一壓縮應力。可以使用許多不同的方法來在通道區域之中誘發應力，在此就不加以贅述其細節。
在一取代閘極製程中，閘極堆疊410是假閘極結構，其係取代一例如是金屬閘極。在許多不同的實施例中，此取代閘極製程更包括形成層間介電層於假閘極堆疊410和隔離結構320之上，移除假閘極堆疊410以形成溝渠，且將金屬層填入溝渠中。
第2A-7B圖係用來說明本說明書的許多不同實施例之範例。還需要更進一步的積體電路製造製程才能完成業界所熟知的積體電路 晶片中所需的許多特徵。可以進行的範例製程包括形成與此閘極結構耦接的接觸特徵，及具有介層孔和互連線以將形成於基板上的一個或多個半導體元件連接在一起的多層互連線(MLI)結構。
第8圖顯示根據本發明某些實施例之形成一半導體元件的方法製程流程圖。第8圖中所顯示的製程流程圖僅是一範例，並非用來限制本發明的範疇。本領域技術人士可以理解本說明書中的各項細節也可以基於不同觀點與應用，在沒有背離本發明的精神下進行各種修飾、調整順序或改變。舉例而言，第8圖中所顯示的許多步驟可以加以增加、刪除、取代、調整順序或重複。
請參閱第8圖，在步驟1010，形成一長條半導體突出於一基板之上。在步驟1020，形成隔離區域於此長條半導體的相對側。在步驟1030，使用一第一蝕刻製程於一第一反應室中將此隔離區域凹陷。在步驟1040，使用一第二蝕刻製程於此第一反應室中將此隔離區域的平坦度改善。
本說明書的實施例具有許多優點。此處所揭露的蝕刻方法係在相同的反應室中進行一第一蝕刻製程以及一第二蝕刻製程。因為晶圓在第一蝕刻製程和第二蝕刻製程中都是停留在相同的反應室之中，因此簡化了蝕刻製程且同時製程時間也有效地縮短了。本說明書中所揭露的方法減少了此隔離結構進行回蝕刻時的凹化現象，因此改善了鰭型結構的有效高度且會減少半導體元件的電容。因而獲得較佳的元件表現。以及藉由本說明書中所揭露的方法可以得到較佳晶圓可接受測試(WAT)的結果。
根據本說明書的某些實施例，一種製造一半導體元件的方法，包括形成形成一長條半導體突出於一基板之上，形成隔離區域於此長 條半導體的相對側，使用一第一蝕刻製程於一第一反應室中將此隔離區域凹陷，以及，使用一第二蝕刻製程於此第一反應室中將此隔離區域的平坦度改善。
根據本說明書的另一實施例，一種形成一鰭型場效電晶體的方法，包括形成一第一長條半導體和一第二長條半導體於一基板之上，形成隔離結構於此第一長條半導體和第二長條半導體的周圍，且移除此隔離結構的上半部分。此移除包括使用一第一蝕刻氣體於一第一反應室中進行一第一蝕刻製程，此第一蝕刻製程移除此隔離結構的上半部分，且將此第一長條半導體和第二長條半導體的上半部分裸露出來，在第一蝕刻製程之後，此隔離結構的第一表面區域與此第一長條半導體自基板延伸遠離的部分較此隔離結構在此第一長條半導體和第二長條半導體間中點位置的第二表面區域接觸更多。此移除也包括使用與第一蝕刻氣體不同的一第二蝕刻氣體於此第一反應室中進行一第二蝕刻製程，此第二蝕刻製程減少沿著與此基板一主要表面垂直的方向上量測之此第一表面區域與第二表面區域間的距離。
根據本說明書的另一實施例，一種蝕刻系統，包括一反應室、一支撐座組態為以支持一晶圓於此支撐座的上表面、及一噴灑頭於此反應室中組態為提供進氣進入此反應室。此蝕刻系統還包括一進氣口與一氣體供應源耦接且組態為以提供反應氣體至此反應室中、一排氣口與一幫浦耦接且組態為自此反應室中抽出氣體、以及一控制器組態為與氣體供應源、噴灑頭和幫浦耦接。此控制器組態為藉由控制氣體供應源提供第一蝕刻反應氣體至此反應室中而進行此第一蝕刻製程。此控制器也組態為於此 第一蝕刻製程之後藉由控制幫浦自此反應室中抽出氣體而進行此氣體抽離製程。此控制器還組態為於此氣體抽離製程之後藉由控制氣體供應源提供與第一蝕刻反應氣體不同的第二蝕刻反應氣體至此反應室中而進行此第二蝕刻製程。
前述實施例中描述之諸特徵可使發明所屬領域中具有通常知識者便於理解本說明書之實施態樣，並可利用本說明書為實現相同目的及/或達成相同功效，設計或改進其他製造程序或裝置結構。發明所屬領域中具有通常知識者亦應理解此些均等手法並非脫逸於本說明書所含要旨與範圍之外，且其可在本說明書所含要旨與範圍之內進行變更、置換及改造。

Claims (1)

  1. 一種製造一半導體元件的方法，包括：形成形成一長條半導體突出於一基板之上；形成隔離區域於所述長條半導體的相對側；使用一第一蝕刻製程於一第一反應室中將所述隔離區域凹陷；以及使用一第二蝕刻製程於所述第一反應室中將所述隔離區域的平坦度改善。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
TW398053B (en) * 1998-07-31 2000-07-11 United Microelectronics Corp Manufacturing of shallow trench isolation
DE10042098A1 (de) * 2000-08-26 2002-03-14 Deutsche Telekom Ag Gasversorgung für Additive Lithographie
US7199021B2 (en) * 2004-06-22 2007-04-03 Texas Instruments Incorporated Methods and systems to mitigate etch stop clipping for shallow trench isolation fabrication
JP2006167849A (ja) * 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US9953885B2 (en) * 2009-10-27 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. STI shape near fin bottom of Si fin in bulk FinFET
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US9362107B2 (en) * 2014-09-30 2016-06-07 Applied Materials, Inc. Flowable low-k dielectric gapfill treatment
US9570557B2 (en) * 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US10475707B2 (en) * 2016-02-02 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

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