CN108122985B - 鳍型场效晶体管及其制造方法 - Google Patents

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Abstract

提供一种制造一半导体元件的方法,包括形成一长条半导体突出于一基板之上,形成隔离区域于此长条半导体的相对侧,使用一第一蚀刻制程于一第一反应室中将此隔离区域凹陷,以及,使用一第二蚀刻制程于此第一反应室中将此隔离区域的平坦度改善。

Description

鳍型场效晶体管及其制造方法
技术领域
本发明的一些实施例涉及集成电路技术领域,特别是涉及一种鳍型场效晶体管及其制造方法。
背景技术
半导体集成电路工业正经历快速的成长。在这段快速成长的期间,元件的功能密度一般是增加的而元件的特征尺寸或几何形状则是减少的。此微缩过程通常提供了增加生产效率、降低成本及/或改善表现的优点。但是如此的微缩也增加了集成电路制程的复杂度,并且,能够真正实现这些微缩制程的演进也必须在半导体制程上有所提升。
类似地,集成电路对于增加表现和缩小几何面积的需求也导致了多重栅极元件的开始研发。这些多重栅极元件包括多重栅极鳍型晶体管,通常也可以称为鳍型场效晶体管(fin FET)元件,因为通道是形成于自基板向上延伸的鳍型结构上。鳍型场效晶体管(finFET)元件可以在允许元件栅极宽度缩减的同时又能提供栅极位于包括通道区域的鳍型结构的两侧及/或之上。
发明内容
本发明实施例提供一种制造一半导体元件的方法,包括形成一长条半导体突出于一基板之上,形成隔离区域于此长条半导体的相对侧,使用一第一蚀刻制程于一第一反应室中将此隔离区域凹陷,以及,使用一第二蚀刻制程于此第一反应室中将此隔离区域的平坦度改善。
附图说明
本发明实施例的各实施方式可通过一并参照下列实施方式段落内容及各附图理解。请注意,为了便于说明或符合业界实务,图中显示的特征可能并非以精确比例绘示,或其尺寸可能并非精准,可以是随意的增加或减少以方便讨论。本发明实施例所附附图说明如下:
图1显示根据本发明某些实施例的一鳍型场效晶体管元件的透视图。
图2A-3B显示根据本发明某些实施例的形成一鳍型场效晶体管元件不同制程阶段中的剖面图。
图4显示根据本发明某些实施例的一蚀刻系统的示意图。
图5显示根据本发明某些实施例的一鳍型场效晶体管元件的鳍型结构和隔离结构的详细示意图。
图6A-7B显示根据本发明某些实施例的形成一鳍型场效晶体管元件于图2A-3B后不同制程阶段中的剖面图。
图8显示根据本发明某些实施例的制造一半导体元件的制程流程图。
【符号说明】
100、300 半导体元件
102、301 基板
104、310 鳍型结构
106 隔离结构
108、410 栅极结构
110、510 源/漏极区域
112 通道区域
413 栅介电层
415 多晶硅层
700 蚀刻系统
710 反应室
713 喷洒头
720 支撑座
722 箭头
725 驱动系统
730 晶片
740 温度控制单元
750 进气口
770 气体供应源
780 泵
790 控制单元
具体实施方式
以下公开依据本发明的各种实施例或范例,以供实施本发明各标的的各技术特征。为简明扼要阐述本发明实施例,以下将以明确特定范例描述各元件及其配置。惟,此些说明理应为单纯示范,并非用以限制本发明。举例来说,以下描述在一第二技术特征上形成一第一技术特征,可理解其包括此等第一、第二技术特征为直接接触的实施例及此等第一、第二技术特征之间尚有其他技术特征形成,以致第一、第二技术特征并非直接接触的实施例。除此之外,为使本说明书内容简单明了,在此亦可于不同范例中重复使用附图元件符号及/或字元,然并非用以限定此些实施例及/或配置。
其次,空间对应关系的词语,诸如「向其之下」、「在下方」、「较低」、「以上」、「较高」及其类,可随意用于此以描述附图中一元件或技术特征的于其他元件或技术特征的空间关系。空间对应关系的词语包括元件在使用或操作中的各种方向及附图中描述的方向,除此之外,与其相关的装置可旋转,如旋转90度或转向其他方向,而可对应地解释此些空间对应关系的词语。
图1显示根据本发明某些实施例的一半导体元件100的透视图。此半导体元件100包含鳍型场效晶体管元件,如图1中所示。此半导体元件100可以是n型鳍型场效晶体管元件或是p型鳍型场效晶体管元件,且可以包含在例如是微处理器、存储元件、逻辑元件、及/或其他集成电路的集成电路之中。如图1中所示,此半导体元件100包含一基板102、多个鳍型结构104突起于基板102之上、多个隔离结构106于鳍型结构104之间与周围,及一栅极结构108放置于此鳍型结构104之上。每一个鳍型结构104包括源/漏极区域110,其中一源极或漏极形成在鳍型结构104之中、之上及/或周围。鳍型结构104的通道区域112位于栅极108之下。
此基板102可以包括是一硅基板。替代地,此基板102或许可以包括其他的半导体元素例如是锗;或者是包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟等半导体化合物;或者是包括硅锗、磷砷化镓、铟砷化铝、铝镓砷、镓铟砷、镓铟磷、及/或镓铟砷铝等半导体合金;及其组合。在另一替代实施例中,此基板102可以是一绝缘层覆硅(SOI)基板。
隔离结构106可以用氧化硅、氮化硅、氧化氮化硅、氟掺杂硅玻璃、低介电系数介电材料、及/或其他合适的绝缘材料等形成。隔离结构106可以是浅沟渠隔离(STI)结构。在一实施例中,此隔离结构106可以是浅沟渠隔离(STI)结构,且其是通过蚀刻此基板102后再填入隔离材料于沟渠中所形成。隔离结构106可以是例如具有一层或多层衬垫层的多层结构。在一范例中,此隔离结构106可以是包括一热氧化衬垫层且具有氧化硅或氮化硅层形成于此热氧化衬垫层之上。
鳍型结构104可以提供在一个或多个元件将被形成的主动区域中。在图1中,此结构104的上半部分延伸超过此隔离结构106的上表面106U而被称作鳍型104,而此结构104的下半部分低于此隔离结构106的上表面106U而被称作长条状半导体104。整个说明书中都是使用类似的命名方式。在某些实施例中,鳍型结构104可以是与基板102相同的材料。而在其他的实施例中,鳍型结构104可以包含与基板102不同的材料。举例而言,鳍型结构104可以通过将长条状半导体104的上半部分去除之后再外延成长一个与长条状半导体104不同的材料于长条状半导体104之上以形成鳍型结构104。鳍型结构104也可以使用掺杂n型及/或p型杂质。通道区域112可以形成于每一个鳍型结构104的栅极108之下,及源/漏极区域110可以形成在鳍型结构104之中/之上的栅极结构108相对的两侧。
栅极结构108可以包括一栅介电层、一功函数层及/或一层或多层的额外层次。在某些实施例中,栅极结构108可以包括一硅化物层。此硅化物层可以位于栅介电层及/或功函数层之上。
此半导体元件100可以包含其他没有特别标示于图中的层次及/或特征,例如额外的源/漏极区域、层间介电层、接触窗、互连线、及/或其他合适的特征。虽然在图1中显示了两个鳍型结构104和一个栅极结构108,但是熟知此技艺者皆能明了也可以使用其他数目的鳍型结构和栅极结构,而且这些变异也是属于本发明的范畴之内。举例而言,图2A-3B和图6A-7B显示了具有四个鳍型结构310和三个栅极结构410的半导体元件300。
如图1中所示,定义有X、Y、Z三个方向。X方向是与栅极结构108的长轴方向平行,Y方向是与X方向垂直,且是沿着鳍型结构104的长轴方向,而Z方向则是与Y方向和X方向两者垂直,且是沿着栅极结构108的垂直方向。
请参阅图2A-3B和图6A-7B显示了根据本发明实施例的形成一鳍型场效晶体管半导体元件300于不同制程阶段中的剖面图。在图2A-3B和图6A-7B中,附图的A部分是此半导体元件300于不同制程阶段中沿着A-A方向上(请参阅图1)的剖面图,其中线段A-A是在一栅极结构中(图1中的108)且与X方向平行;而附图的B部分是此半导体元件300于不同制程阶段中沿着B-B方向上(请参阅图1)的剖面图,其中线段B-B是在一鳍型结构中(图1中的104)且与Y方向平行。
请参阅图2A和2B显示了根据本发明实施例的在一基板301上形成一鳍型场效晶体管半导体元件300于不同制程阶段的一的两个剖面图。如图2A和2B所示,长条状半导体310形成于延伸超过基板301之上。基板301的材料可以是与图1中的基板102相同,因此在此不再赘述。在某些实施例中,长条状半导体310通过于基板301中蚀刻产生沟渠而形成于基板301中。此蚀刻可以使用任何合适的蚀刻制程,例如微影制程和蚀刻制程。此微影制程可以包括形成一光阻层(也称为光阻,未于图中显示)于基板301之上,将光阻于一图案下曝光,进行曝光后烘烤过程,以及将光阻显影已形成包括此光阻的一幕罩元素。此幕罩元素然后用来保护基板的一部份而同时蚀刻会在基板上形成凹陷部分,造成长条状半导体310延伸超过基板301之上。此蚀刻制程可以使用例如是氢氟酸或是其他合适的蚀刻液等进行。此外,其他的蚀刻制程,例如反应离子蚀刻(RIE)、中性原子束蚀刻(NBE)或是类似的制程或其组合等,也可以用来形成长条状半导体310。此蚀刻是非等向性的。
如图2A和2B所示,一绝缘材料形成于长条状半导体310周围与之间以形成隔离结构320。此绝缘材料可以是例如氧化硅的氧化物、氮化硅、氧化氮化硅、其他合适的材料或其组合,且可以利用例如是高密度化学气相沉积、可流动化学气相沉积(例如化学气相沉积为基的材料于一远端等离子体系统中沉积且进行后固化使其转变为例如是氧化物的另一材料)、其类似方法或其组合等合适方法所形成。其他的绝缘材料也可以使用任何可接受的制程形成。在其他的实施例中,隔离结构320可以是例如包括一热氧化衬垫层且具有氧化硅或氮化硅层形成于此热氧化衬垫层之上的多层结构。于形成之后,隔离结构320可以延伸超过此长条状半导体310的上表面310U。可以使用例如是化学机械研磨制程的平坦化制程将多余的绝缘材料(例如超过此长条状半导体310的上表面310U的部分)移除,以达成隔离结构320大致平坦的上表面320U且将此长条状半导体310的上表面310U裸露出来。
也可以使用其他的方法来形成长条状半导体310和隔离结构320。举例而言,绝缘材料可以沉积于基板301后再图案化以形成裸露部分基板301的沟渠,然后进行一蚀刻制程以除去基板301裸露处的上半部分,再进行外延制程以形成包括与基板301不同材料的长条状半导体310。
当半导体制程技术演进到小于20奈米节点之后,如此小的特征尺寸对半导体的制造就变成很大的挑战。举例而言,请参阅图5,对一先进的制程技术而言,介于两个鳍型结构310间的间距P或许会小于20奈米,且鳍型结构310上方的宽度W或许会小于5奈米,而此鳍型结构310的深宽比(鳍型结构的高度H与宽度W的比值)可以是7或更大。传统的制程或许没有办法在如此大深宽比的沟渠中良好地形成隔离结构320。可流动化学气相沉积(FCVD)由于其不但可以填入高深宽比(例如深宽比为7或更大)的垂直沟渠中,同时也能填入小的水平沟渠而变成十分受到欢迎的技术。可流动化学气相沉积(FCVD)会形成可流动的介电层,如同其名称一般可以流动而填入一间隙中的空洞。通常,在先驱物中加入不同的化学成分以允许所沉积的薄膜流动。在某些范例中,会加入氮氢化物键结。于沉积可流动的薄膜之后,可以进行固化然后退火以除去所添加的化学成分而形成氧化硅。
请重新参阅图2A和2B,在某些实施例中,隔离结构320是用可流动化学气相沉积(FCVD)形成。在此可流动化学气相沉积(FCVD)中,一含有硅的第一前驱物被通入一具有半导体元件300存在的沉积反应室内。在某些实施例中,此含有硅的前驱物是例如三甲硅烷基(TSA)、二甲硅烷基(DSA)或其组合的甲硅烷基。可以和此含有硅的前驱物一同通入一种或多种承载气体。这些承载气体可以包括氦、氩、氮、或类似气体或其组合。之后,提供第二前驱物至沉积反应室内。在某些实施例中,此第二前驱物是含氮的前驱物。此含氮的前驱物可以是氨、氮、或类似气体或其组合。在某些实施例中,此含氮的前驱物可以通入此沉积反应室外的远端等离子体系统内利用等离子体加以活化。一例如是氧气或类似气体的氧源气体也可以加入此含氮的前驱物且利用远端等离子体系统内的等离子体加以活化。由远端等离子体系统产生的等离子体由承载气体通入沉积反应室,在某些实施例中,此承载气体包括氦、氩、氮、或类似气体或其组合。
在此沉积反应室中,此含有硅的前驱物及含氮的前驱物混和后反应以沉积含有氮和硅的薄膜于基板301上。在某些实施例中,所沉积的薄膜具有可流动的特性。如此结构的可流动特性允许薄膜流动进入较窄的间隙、沟渠或是其他于所沉积基板301表面的结构中。所沉积的薄膜可以通过例如是退火制程来固化。在某些实施例中,此退火制程系在温度范围约摄氏500到600度之间所进行。举例而言,此退火制程可以包括一次或多次退火步骤依序进行。在许多不同实施例中,所沉积的薄膜于退火步骤后会转变为氧化物(例如是氧化硅)。
之后,请参阅图3A和3B,利用例如是蚀刻制程以移除此隔离结构320的上半部而产生凹陷,使得在蚀刻制程之后此隔离结构320的上表面320U低于长条状半导体310的上表面310U。于产生凹陷之后,此长条状半导体310的上半部分延伸高于隔离结构320的上表面320U被称为鳍型结构310,而此长条状半导体310的下半部分低于隔离结构的上表面320U被称为长条状半导体310。在某些实施例中,此隔离结构320的剩余部分形成浅沟渠隔离结构(STI)320。用来形成此隔离结构320的蚀刻制程的详细细节(例如第一蚀刻制程接着一第二蚀刻制程、两者皆在相同的反应室中进行、于第一蚀刻制程和第二蚀刻制程间进行气体冲洗)会于底下搭配图4和图5讨论。
图4显示根据本发明某些实施例的一蚀刻系统700的示意图。如图4中所示,此蚀刻系统包括一反应室710、一支撑座720及一喷洒头713。支撑座720用以支持一晶片730于此支撑座720的上表面。晶片730可以通过例如是夹钳或是支撑座720的上表面的真空孔洞产生的吸盘固定在支撑座720上。晶片730可以包含例如是在制造过程中某个阶段的半导体元件300的多个集成电路。举例而言,当晶片300初始被放置在支撑座720的时可以包括在图2A和2B中所示的制程阶段的多个半导体元件300,因此隔离结构320被形成于基板301之上且可以准备进行如图3A和3B中所示的蚀刻制程来形成鳍型结构310和浅沟渠隔离结构(STI)320。
请参阅图4,支撑座720可以包括一温度控制单元740,其可以是一加热单元740,在某些实施例中,如此的电机加热单元可以在制程中将晶片730加热至预设的温度。在某些实施例中,温度控制单元740也可以包含一冷却单元740,其与一冷却气体或冷却水来源耦接,以在制程中将晶片730冷却至预设的温度。支撑座720可以电性地及/或机械性地与一驱动系统725耦接,其可以是一马达驱动系统725,使得支撑座720可以沿着箭头722所示的方向向上(例如朝向喷洒头713)移动或是向下(例如远离喷洒头713)移动。驱动系统725可以由一控制单元790来控制。喷洒头713与一气体供应源(未示)连接且用以提供热气体(例如惰性气体)进入反应室710,其细节会于以下描述。
请继续参阅图4,蚀刻系统700还包括一进气口750与一气体供应源770耦接。虽然在图4中仅显示一个进气口750,也可以使用两个以上的进气口使得气体均匀地分布于反应室710中。在某些实施例中,气体供应源770提供反应气体至反应室710中。气体供应源770可以包括一个或多个子模组来在预设时间内提供不同的反应气体(例如蚀刻气体)至此反应室710中。在某些实施例中,气体供应源770可以由一控制单元790来控制,其控制例如是气体的种类、每一种气体的流量、供应气体的开始及停止时间等。
如图4所示,蚀刻系统700还包括一排气口760与一泵780耦接。在某些实施例中,泵780可以由一控制单元790来控制。举例而言,控制单元790可以控制泵780启动以自反应室710中抽出空气或气体。在某些实施例中,反应室710在制程过程中形成一封闭空间,且泵780自反应室710中抽出空气或气体以维持一理想的气压大小。虽然在图4中仅显示一个排气口760,但是此蚀刻系统700中也可以使用两个或以上的排气口,且这些也不必同时自反应室710中抽出空气或气体。
图4仅是一个简化的范例,本领域技术人士可以理解以上的例子可以存在许多变动而仍达成相同的效果。举例而言,在图4中显示进气口750较靠近喷洒头713而排气口760较远离喷洒头713。在其他的实施例中也可以将两者的位置交换,使得进气口750较远离喷洒头713而排气口760较靠近喷洒头713。在另一范例中,反应室710可以是不同的形状,是圆柱状、锥状、或是其他合适的形状。本领域技术人士也可以理解图4中并未显示此蚀刻系统700中的所有元件。举例而言,图4中并未显示载入或载出此晶片703的装载单元。在另一范例中,气体供应源770可以包括一个混合器以将不同的反应气体混合和另一泵(图中未示)以将气体抽进反应室710中。
在图2A和第2B所显示的形成凹陷隔离结构320的一蚀刻制程在此搭配第4和图5来讨论。在某些实施例中,此蚀刻制程包括先进行一第一蚀刻制程接着再进行一第二蚀刻制程,且第一蚀刻制和第二蚀刻制程两者皆在相同的反应室710中进行,且于第一蚀刻制程和第二蚀刻制程间进行一气体冲洗制程。在此处所讨论的,一蚀刻气体可以是指称一不同气体的混合。根据一实施例,此第一蚀刻制程是通过例如经由进气口750提供包含氨和氟化氢的反应气体进入反应室710中而执行。在某些实施例中,此第一蚀刻制程的反应条件是氨的流量为50-600sccm,而氟化氢(HF)的流量为50-700sccm,且反应温度为90-150℃。在某些实施例中,此第一蚀刻制程中反应室710的压力为1-3Torr。氨和氟化氢的反应气体会与隔离结构320的材料(例如氧化硅)反应而除去隔离结构320的上半部分。于进行此第一蚀刻制程后,长条状半导体310的上半部分延伸高于隔离结构320的上表面320U而形成鳍型结构310。
图5显示于进行以上所讨论第一蚀刻制程之后的一详细剖面示意图,显示了两个鳍型结构310和隔离结构320于其间。如图5中所示,隔离结构320的上表面320U不是平坦的。特别是,隔离结构的区域320A,其是与鳍型结构310接触的区域,相较于区域320B更远离基板301,此区域320B是隔离结构320在相邻两个鳍型结构310间的中点位置或是隔离结构320中远离区域320A的表面区域。在图5的范例中,因为中央部分较低(例如在相邻两个鳍型结构310间的中点位置的区域320B)而边缘部分较高(例如与鳍型结构310接触的区域320A),介于两个鳍型结构310间的隔离结构320上表面320U是笑脸状。因此,在图5中所示的不平坦上表面320U有时候也称为隔离结构320在蚀刻制程中的凹化现象。因为鳍型结构的高度H是定义为在鳍型结构310的上表面310U与对应隔离结构320的上表面320U最高部分间的距离(例如与鳍型结构310接触的区域320A),此凹化现象会减少鳍型结构的有效高度。此凹化现象也会导致元件的电容增加,其加上减少鳍型结构的有效高度的影响,会降低此半导体元件的表现及降低晶片可接受测试(WAT)的结果。因此,最好能开发一种减少凹化现象的蚀刻制程。
根据某些实施例,于第一蚀刻制程之后会执行一气体冲洗制程。请参阅图4,在此气体冲洗制程中,泵780经由例如排气口760将气体(例如剩余的反应气体及第一蚀刻制程中化学反应所产生的副产物)及/或空气抽出反应室710中。此气体冲洗制程(例如将气体及/或空气抽出反应室的过程)进行约5-15秒直到反应室710的真空度到达一预设范围为止。于此气体冲洗制程完成之后,根据例如第二蚀刻制程中所使用的气体是否在此气体冲洗制程中已经供应至反应室710等状况,反应室710的压力可以为0-2Torr。
之后,于此气体冲洗制程完成之后,在反应室710中对此晶片730进行第二蚀刻制程。在某些实施例中,此第二蚀刻制程包括一蚀刻步骤及一除去水的步骤。在此第二蚀刻制程的蚀刻步骤中,蚀刻气体包含氟化氢(HF)与无水反应气体(用符号M表示)被提供至反应室710和晶片730上。此无水反应气体M是一种具有低蒸气压和低表面张力的材料。举例而言,此无水反应气体M可以是例如甲醇或乙醇的醇类(例如CnH2n+1OH)。以下的化学方程式(1)和(2)描述此蚀刻步骤在许多不同实施例中的化学反应。
Figure GDA0003799728010000101
Figure GDA0003799728010000102
化学方程式(1)和(2)显示隔离结构的氧化物(例如氧化硅)在这些化学反应中被消耗,且生成气相的氟化硅(SiF4),其可以轻易地自反应室710中移除(例如由泵780)。在一范例实施例中,此第二蚀刻制程的蚀刻步骤是在温度范围约10-20℃间进行。此第二蚀刻制程(例如蚀刻步骤及除去水的步骤)的压力可以维持在约1.5-2Torr间。举例而言,控制单元790可以控制泵780将反应室710的压力维持在一理想的气压大小。在某些实施例中,此第二蚀刻制程的蚀刻步骤是在氟化氢(HF)的流量为50-550sccm,而M(例如甲醇)的流量为10-700sccm的条件下进行。
此蚀刻步骤的蚀刻气体可以通过例如是将与鳍型结构310接触及/或靠近的隔离结构320的表面区域(例如图5中的区域320A)蚀刻去掉而有效地减少凹化现象。根据某些实施例,通过减少隔离结构的表面区域(例如320A)与对应隔离结构在相邻两个鳍型结构310间的中点位置的表面区域(例如320B)间的距离而减少此凹化现象,其中此距离是沿着与基板301一主要表面垂直的方向上(例如沿着图1中的Z方向)量测。若是不局限在一特定的操作原理上的话,一般认为区域320A包含致密的热氧化硅其是比其他区域(例如320B)的氧化硅更坚硬,因此,使用氨和氟化氢反应气体的区域320A(例如第一蚀刻制程)其蚀刻速率比其他区域(例如320B)更慢。使用氟化氢(HF)和M(例如甲醇)为反应气体的第二蚀刻制程于化学反应中提供HF2 -自由基(见化学方程式(1)和(2)),且HF2 -自由基对在区域320A与其他区域(例如320B)间的氧化物蚀刻选择比是低的。因此,区域320A的氧化物可以被由化学方程式(1)和(2)描述的化学反应所移除,因而减少了凹化现象。其结果是,在目前的范例实施例中隔离结构320的平坦度因为第二蚀刻制程而增加。在某些实施例中,隔离结构的表面区域(例如320A)与对应隔离结构在相邻两个鳍型结构310间的中点位置的表面区域(例如320B)间的距离,通过此实施例的方法在沿着鳍型结构高度H方向上量测减少了2奈米或更多,因此增加了此隔离结构320的平坦度。
水会在此第二蚀刻制程的蚀刻步骤中的化学反应过程(见化学方程式(2))中生成。自半导体元件300中除去水可以帮助化学反应(例如化学方程式(2))朝向化学方程式(2)的右边进行。根据本说明书的一实施例,此第二蚀刻制程进一步包括除去水的步骤。请参阅图4,在此除去水的步骤中,放有晶片730的支撑座720由例如是驱动系统725移动而上升靠近喷洒头713。此支撑座720由驱动系统725的上下移动可以由控制系统790所控制。在某些实施例除去水的步骤中,喷洒头713供应热气进入反应室710的晶片730上方以将蚀刻步骤中所生成的水蒸发。在某些实施例中,此热气包括例如是氦、氩、氮、或类似气体或其组合的惰性气体。在此例示实施例中,此惰性气体的温度高到足以蒸发水分。举例而言,此惰性气体的温度范围是在约120-190℃间进行。因为反应气体氟化氢(HF)和M存在于反应室710之中,在此除去水的步骤中,此蚀刻步骤可以继续进行(例如与此除去水的步骤同时进行)。然而,由于此惰性气体的温度是如此之高(约120-190℃),由化学方程式(1)和(2)所描述的蚀刻步骤的化学反应或许会被大幅减缓或甚至停止。
在某些实施例中,在除去水的步骤完成之后(例如执行一预设时间之后),放有晶片730的支撑座720下降至原本的位置,喷洒头713不再供应热气,此蚀刻步骤继续在较低温度下(例如约10-20℃)进行。根据此第二蚀刻制程的总长度(例如所需时间),可以在此第二蚀刻制程中重复进行除去水的步骤若干次。
在某些实施例中,蚀刻制程的总时间(包括第一蚀刻制程和第二蚀刻制程)是在约100-200秒之间。第二蚀刻制程可以占蚀刻制程总时间的七分之一左右。蚀刻制程的总时间可以根据例如是鳍型结构设计所需高度或目标高度(例如理想鳍型结构高度)等因素来调整。根据一实施例,气体冲洗制程所持续的时间是介于蚀刻制程总时间的0.5倍到1.5倍之间。在某些实施例中,平均蚀刻速率为约0.23-0.5奈米/每分钟。此平均蚀刻速率是指此蚀刻制程中所移除的氧化物总量(例如沿着鳍型结构高度H方向上量测的厚度)除以总时间(例如第一蚀刻制程加上第二蚀刻制程的时间)。
本说明书中搭配图4和图5所讨论的蚀刻方法有效地减少了此凹化现象,且产生会减少半导体元件的电容,增加鳍型结构的有效高度及较佳晶片可接受测试(WAT)的结果。此外,因为晶片730在第一蚀刻制程和第二蚀刻制程中都是停留在反应室710中,没有将时间浪费在不同蚀刻反应室间移转,因此简化了蚀刻制程且同时改善了半导体制程的产能。
请参阅图6A和6B,栅极结构410(也可以称为栅极堆叠410)形成于鳍型结构310和隔离结构320之上。在本发明的实施例中,栅极结构410是以使得栅极结构410的长轴方向与每一个鳍型结构310宽度方向平行的方式形成,如图6A所示,且每一个栅极结构410的宽度方向是与每一个鳍型结构310长轴方向平行,如图6B所示。在某些实施例中,栅极结构410是一多晶硅栅极且包括一栅介电层413和一多晶硅层415形成于此栅介电层之上。在其他的实施例中,栅极结构410是一金属栅极结构且包括一栅介电层413和一导电金属层415形成于此栅介电层之上。在其他另外的实施例中,栅极结构410是一牺牲栅极结构(也称为假栅极),例如在用来形成一金属栅极结构制程中的一取代栅极制程所形成的。
在某些实施例中,栅极结构410中的栅介电层413是形成于鳍型结构310上表面之上和上半部分的侧壁处,以及隔离结构320的上表面之上。栅介电层413可以包括氧化硅。此氧化硅可以使用合适的氧化及/或沉积方法形成。替代地,此栅极结构410中的栅介电层413可以包括高介电系数介电层,例如是氧化铪。此高介电系数介电层的其他选择可为氧化钛、氧化锆铪、氧化钽、铪石、氧化锆、锆石或其组合或是其他合适的材料。此高介电系数介电层可以使用原子层沉积及/或其他合适的方法形成。
在一实施例中,栅极结构410是一金属栅极结构。此金属栅极结构可以包括介面层、栅介电层、一功函数层、以下所描述的金属硅化物层、填充金属层及/或其他合适的金属栅极材料。在其他的实施例中,此金属栅极结构可以进一步包括覆盖层、蚀刻停止层、及/或其他合适的材料。介面层包括例如是二氧化硅或是氮氧化硅等介电材料。介面层可以使用化学氧化法、热氧化法、原子层沉积、化学气相沉积及/或其他合适的方法形成。
范例的栅极结构410中的p型功函数金属包括氮化钛、氮化钽、钌、钼、铝、氮化钨、硅化锆、硅化钼、硅化钽、硅化镍或其组合或是其他合适的p型功函数金属材料。范例的栅极结构410中的n型功函数金属包括钛、银、铝化钽、铝化碳钽、氮化铝钛、碳化钽、氮碳化钽、硅氮化钽、锰、锆或其组合或是其他合适的n型功函数金属材料。此功函数金属层的功含数值与材料成分相关,且因此,此第一功函数金属层材料的选取是要调整其功含数值使得形成在各自区域中的元件可以达成一预设的临界电压Vt。此功函数金属层可以使用化学气相沉积、物理气相沉积、或是其他合适的制程沉积而形成。此填充金属层可以包括铝、钨、铜及/或其他合适的材料。此填充金属层可以使用化学气相沉积、物理气相沉积、电镀及/或其他合适的制程形成。此填充金属层可以沉积于功函数金属层之上。一硅化物层可以夹在功函数金属层与填充金属层之间。
必须了解栅极叠层结构410的数目并非局限在图6A和6B中所示的半导体结构,且可以包括较图6A和6B中所示的半导体结构更多或更少的层次。在本说明书的实施例中,栅极结构410可以同时形成,使得每一个栅极结构410包含相同的材料或层次。
请参阅图7A和7B,根据本说明书的实施例,源/漏极区域510形成在至少一栅极堆叠410相对的两侧。在本说明书的实施例中,源/漏极区域510可以是形成于鳍型结构310之中的外延区域。在本说明书的实施例中,源/漏极区域510可以是硅外延区域。在本说明书的某些实施例中,源/漏极区域510可以是硅锗外延区域。然而,在许多其他的实施例中,也可以包括其他的外延所生长的材料例如是硅、硅锗、碳化硅、锗、砷化镓、磷化铟、及/或其他合适的材料。
在本说明书的实施例中,可以沉积一侧壁子层(未示)于栅极堆叠410的侧壁上以定义鳍型结构310之中的源/漏极区域510。于侧壁子层沉积之后,进行一外延制程以形成源/漏极区域510于鳍型结构310之中半导体元件300可以自通道区域之中的鳍型结构310所提供的应力得到较佳的表现。在一实施例中,可以产生一拉伸应力。在另一实施例中,可以产生一压缩应力。可以使用许多不同的方法来在通道区域之中诱发应力,在此就不加以赘述其细节。
在一取代栅极制程中,栅极堆叠410是假栅极结构,其取代一例如是金属栅极。在许多不同的实施例中,此取代栅极制程更包括形成层间介电层于假栅极堆叠410和隔离结构320之上,移除假栅极堆叠410以形成沟渠,且将金属层填入沟渠中。
图2A-7B是用来说明本说明书的许多不同实施例的范例。还需要更进一步的集成电路制造制程才能完成业界所熟知的集成电路芯片中所需的许多特征。可以进行的范例制程包括形成与此栅极结构耦接的接触特征,及具有介层孔和互连线以将形成于基板上的一个或多个半导体元件连接在一起的多层互连线(MLI)结构。
图8显示根据本发明某些实施例的形成一半导体元件的方法制程流程图。图8中所显示的制程流程图仅是一范例,并非用来限制本发明的范畴。本领域技术人士可以理解本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰、调整顺序或改变。举例而言,图8中所显示的许多步骤可以加以增加、删除、取代、调整顺序或重复。
请参阅图8,在步骤1010,形成一长条半导体突出于一基板之上。在步骤1020,形成隔离区域于此长条半导体的相对侧。在步骤1030,使用一第一蚀刻制程于一第一反应室中将此隔离区域凹陷。在步骤1040,使用一第二蚀刻制程于此第一反应室中将此隔离区域的平坦度改善。
本说明书的实施例具有许多优点。此处所公开的蚀刻方法是在相同的反应室中进行一第一蚀刻制程以及一第二蚀刻制程。因为晶片在第一蚀刻制程和第二蚀刻制程中都是停留在相同的反应室之中,因此简化了蚀刻制程且同时制程时间也有效地缩短了。本说明书中所公开的方法减少了此隔离结构进行回蚀刻时的凹化现象,因此改善了鳍型结构的有效高度且会减少半导体元件的电容。因而获得较佳的元件表现。以及通过本说明书中所公开的方法可以得到较佳晶片可接受测试(WAT)的结果。
根据本说明书的某些实施例,一种制造一半导体元件的方法,包括形成一长条半导体突出于一基板之上,形成隔离区域于此长条半导体的相对侧,使用一第一蚀刻制程于一第一反应室中将此隔离区域凹陷,以及,使用一第二蚀刻制程于此第一反应室中将此隔离区域的平坦度改善。
根据本说明书的一些实施例,形成此隔离区域包括使用可流动化学气相沉积(FCVD)制程形成此隔离区域。
根据本说明书的一些实施例,此第一蚀刻制程使用一蚀刻气体,包括氟化氢(HF)和氨气(NH3)。
根据本说明书的一些实施例,此第二蚀刻制程包括一蚀刻步骤,此蚀刻步骤使用一蚀刻气体,包括氟化氢(HF)和一无水反应物。
根据本说明书的一些实施例,此无水反应物是甲醇(CH3OH)或乙醇(C2H5OH)。
根据本说明书的一些实施例,在此凹陷之后和此改善之前,自此第一反应室中抽出气体。
根据本说明书的一些实施例,此第二蚀刻制程的此蚀刻步骤的压力在约1.5-2Torr间,且温度在约10-20℃间。
根据本说明书的一些实施例,此第二蚀刻制程包括一除去水的步骤,此除去水的步骤包括对此半导体元件导入一惰性气体,此惰性气体的温度是在120-190℃间。
根据本说明书的一些实施例,此惰性气体包括氩、氦、氮、或其组合。
根据本说明书的一些实施例,交替实施此蚀刻步骤和此除去水的步骤直到到达一预设的鳍型的高度。
根据本说明书的一些实施例,凹陷此隔离区域和改善此隔离区域的平坦度的实施时间是在100-200秒之间。
根据本说明书的一些实施例,此隔离区域的平均蚀刻速率为约0.23-0.5奈米/每分钟。
根据本说明书的另一实施例,一种形成一鳍型场效晶体管的方法,包括形成一第一长条半导体和一第二长条半导体于一基板之上,形成隔离结构于此第一长条半导体和第二长条半导体的周围,且移除此隔离结构的上半部分。此移除包括使用一第一蚀刻气体于一第一反应室中进行一第一蚀刻制程,此第一蚀刻制程移除此隔离结构的上半部分,且将此第一长条半导体和第二长条半导体的上半部分裸露出来,在第一蚀刻制程之后,此隔离结构的第一表面区域与此第一长条半导体自基板延伸远离的部分较此隔离结构在此第一长条半导体和第二长条半导体间中点位置的第二表面区域接触更多。此移除也包括使用与第一蚀刻气体不同的一第二蚀刻气体于此第一反应室中进行一第二蚀刻制程,此第二蚀刻制程减少沿着与此基板一主要表面垂直的方向上量测的此第一表面区域与第二表面区域间的距离。
根据本说明书的一些实施例,此移除更包括在实施此第一蚀刻制程之后以及实施此第二蚀刻制程之前,移除此第一反应室的气体。
根据本说明书的一些实施例,此第一蚀刻气体包括氨气(NH3)和氟化氢(HF),且此第二蚀刻气体包括氟化氢(HF)。
根据本说明书的一些实施例,以及甲醇(CH3OH)和乙醇(C2H5OH)中的至少一者。
根据本说明书的一些实施例,此第二蚀刻制程包括在一第一温度下实施一蚀刻步骤,以及在高于此第一温度的一第二温度下实施一除去水的步骤。
根据本说明书的另一实施例,一种蚀刻系统,包括一蚀刻反应室、一支撑座在此蚀刻反应室中用以支持一晶片于此支撑座的上表面、及一喷洒头于此蚀刻反应室中用以提供惰性气体进入此蚀刻反应室。此蚀刻系统还包括一进气口与一气体供应源耦接且用以提供反应气体至此蚀刻反应室中、一排气口与一泵耦接且用以自此蚀刻反应室中抽出气体、以及一控制器用以与此气体供应源、此喷洒头和此泵耦接。此控制器用以通过控制此气体供应源提供此第一蚀刻反应气体至此蚀刻反应室中而进行此第一蚀刻制程。此控制器也用以于此第一蚀刻制程之后通过控制此泵自此蚀刻反应室中抽出气体而进行此气体抽离制程。此控制器还用以于此气体抽离制程之后通过控制此气体供应源提供与此第一蚀刻反应气体不同的此第二蚀刻反应气体至此蚀刻反应室中而进行此第二蚀刻制程。
根据本说明书的一些实施例,此第一蚀刻气体包括氨气(NH3)和氟化氢(HF),且此第二蚀刻气体包括氟化氢(HF)和一无水反应物,且此无水反应物是甲醇(CH3OH)或乙醇(C2H5OH)。
根据本说明书的一些实施例,更包括一驱动系统耦接此支撑座且用以将此支撑座移向此喷洒头,此控制器用以在此第二蚀刻制程中通过以下所述实施一除去水的步骤:控制此驱动系统以将此支撑座移向此喷洒头,以及控制此喷洒头以提供一惰性气体进入此蚀刻反应室,此惰性气体的温度足以蒸发水分。
前述实施例中描述的诸特征可使发明所属领域中具有通常知识者便于理解本说明书的实施方式,并可利用本说明书为实现相同目的及/或达成相同功效,设计或改进其他制造程序或装置结构。发明所属领域中具有通常知识者亦应理解此些均等手法并非脱逸于本说明书所含要旨与范围之外,且其可在本说明书所含要旨与范围之内进行变更、置换及改造。

Claims (23)

1.一种制造一半导体元件的方法,包括:
形成一长条半导体突出于一基板之上;
形成隔离区域于所述长条半导体的相对侧;
使用一第一蚀刻制程于一第一反应室中将所述隔离区域凹陷,其中在将所述隔离区域凹陷之后,所述长条半导体的顶部突出于远离所述基板的所述凹陷的隔离区域的一最顶面,其中所述凹陷的隔离区域的所述最顶面具有一第一表面区域接触所述长条半导体的一侧壁且具有一第二表面区域远离所述长条半导体,所述第一表面区域相较于所述第二表面区域自所述基板延伸更远;以及
在所述第一蚀刻制程之后,将所述隔离区域凹陷更包括使用一第二蚀刻制程,其中所述第二蚀刻制程对在所述第一表面区域与所述第二表面区域间的蚀刻选择比低于所述第一蚀刻制程。
2.如权利要求1所述的制造一半导体元件的方法,其中形成所述隔离区域包括使用可流动化学气相沉积制程形成所述隔离区域。
3.如权利要求1所述的制造一半导体元件的方法,其中所述第一蚀刻制程使用的蚀刻气体包括氨气和氟化氢。
4.如权利要求3所述的制造一半导体元件的方法,其中所述第二蚀刻制程包括一蚀刻步骤,其中所述蚀刻步骤使用的蚀刻气体包括氟化氢和一无水反应物。
5.如权利要求4所述的制造一半导体元件的方法,其中所述无水反应物是甲醇或乙醇。
6.如权利要求5所述的制造一半导体元件的方法,更包括:
在以所述第一蚀刻制程凹陷之后和在所述第二蚀刻制程之前,自所述第一反应室中抽出气体。
7.如权利要求6所述的制造一半导体元件的方法,其中实施所述第二蚀刻制程的所述蚀刻步骤的压力在1.5-2Torr间,且温度在10-20℃间。
8.如权利要求7所述的制造一半导体元件的方法,其中所述第二蚀刻制程更包括一除去水的步骤,所述除去水的步骤包括:
对所述半导体元件导入一惰性气体,所述惰性气体的温度在120-190℃间。
9.如权利要求8所述的制造一半导体元件的方法,其中所述惰性气体包括氩、氦、氮、或其组合。
10.如权利要求8所述的制造一半导体元件的方法,更包括:
交替实施所述蚀刻步骤和所述除去水的步骤直到到达一预设鳍型高度。
11.如权利要求10所述的制造一半导体元件的方法,其中所述第一蚀刻制程和所述第二蚀刻制程的实施时间是在100-200秒之间。
12.如权利要求1所述的制造一半导体元件的方法,其中实施所述第二蚀刻制程使用的蚀刻物提供HF2 -自由基。
13.一种形成一鳍型场效晶体管的方法,包括:
形成一第一长条半导体和一第二长条半导体于一基板之上;
形成隔离结构于所述第一长条半导体和所述第二长条半导体的周围;以及
移除所述隔离结构的上部,所述移除包括:
使用一第一蚀刻气体于一第一反应室中进行一第一蚀刻制程,所述第一蚀刻制程移除所述隔离结构的所述上部,且将所述第一长条半导体和所述第二长条半导体的上部裸露出来,其中在所述第一蚀刻制程之后,接触所述第一长条半导体的所述隔离结构的一第一表面区域相较于在所述第一长条半导体和所述第二长条半导体间中点位置的所述隔离结构的一第二表面区域自所述基板延伸更远;以及
在进行所述第一蚀刻制程之后,使用与所述第一蚀刻气体不同的一第二蚀刻气体于所述第一反应室中进行一第二蚀刻制程,所述第二蚀刻气体对在所述第一表面区域与所述第二表面区域间的蚀刻选择比低于所述第一蚀刻气体。
14.如权利要求13所述的形成一鳍型场效晶体管的方法,其中所述移除更包括在实施所述第一蚀刻制程之后以及实施所述第二蚀刻制程之前,移除所述第一反应室的气体。
15.如权利要求14所述的形成一鳍型场效晶体管的方法,其中所述第一蚀刻气体包括氨气和氟化氢,且所述第二蚀刻气体包括氟化氢以及甲醇和乙醇中的至少一者。
16.如权利要求15所述的形成一鳍型场效晶体管的方法,其中所述第二蚀刻制程包括在一第一温度下实施一蚀刻步骤,以及在高于所述第一温度的一第二温度下实施一除去水的步骤。
17.如权利要求16所述的形成一鳍型场效晶体管的方法,其中所述第一温度是在10-20℃间且所述第二温度是在120-190℃间。
18.一种实施权利要求1-17任一项所述方法的蚀刻系统,包括:
一蚀刻反应室;
一支撑座,在所述蚀刻反应室中且用以支持设置于所述支撑座上的一晶片;
一喷洒头,在所述蚀刻反应室中且用以提供一惰性气体进入所述蚀刻反应室;
一进气口,与一气体供应源耦接且用以提供反应气体至所述蚀刻反应室中;
一排气口,与一泵耦接且用以自所述蚀刻反应室中抽出气体;以及
一控制器,用以与所述气体供应源、所述喷洒头和所述泵耦接,其中所述控制器用以通过控制所述气体供应源提供一第一蚀刻反应气体至所述蚀刻反应室中而进行一第一蚀刻制程,其中所述控制器也用以于所述第一蚀刻制程之后通过控制所述泵自所述蚀刻反应室中抽出气体而进行一气体抽离制程,且其中所述控制器用以于所述气体抽离制程之后通过控制所述气体供应源提供与所述第一蚀刻反应气体不同的一第二蚀刻反应气体至所述蚀刻反应室中且通过控制所述喷洒头供应所述惰性气体以加热所述晶片而进行一第二蚀刻制程。
19.如权利要求18所述的蚀刻系统,其中所述第一蚀刻反应气体包括氨气和氟化氢,且所述第二蚀刻反应气体包括氟化氢和一无水反应物,其中所述无水反应物是甲醇或乙醇。
20.如权利要求19所述的蚀刻系统,更包括一驱动系统耦接所述支撑座且用以将所述支撑座移向所述喷洒头,其中所述控制器用以在所述第二蚀刻制程中通过以下而实施一除去水的步骤:
控制所述驱动系统以将所述支撑座移向所述喷洒头;以及
控制所述喷洒头以提供一惰性气体进入所述蚀刻反应室,所述惰性气体的温度足以蒸发水分。
21.一种制造一半导体元件的方法,包括:
形成一鳍型突出于一基板之上;
形成隔离区域于所述鳍型的相对侧;
进行一第一蚀刻制程以移除所述隔离区域的顶部,其中在所述第一蚀刻制程之后,接触所述鳍型的所述隔离区域的一上表面的一第一部分相较于远离所述鳍型的所述隔离区域的所述上表面的一第二部分更远离所述基板;以及
使用一蚀刻物进行一蚀刻步骤,所述蚀刻物对在所述隔离区域的所述上表面的所述第一部分与所述第二部分间的蚀刻选择比低于所述第一蚀刻制程,且所述蚀刻物也提供HF2 -自由基;以及
在所述蚀刻步骤之后,进行一除去水的步骤。
22.如权利要求21所述的制造一半导体元件的方法,其中所述第一蚀刻制程使用的蚀刻物与所述蚀刻步骤使用的所述蚀刻物不同。
23.如权利要求21所述的制造一半导体元件的方法,更包括:
在所述除去水的步骤之后,进行另一蚀刻步骤,所述另一蚀刻步骤使用的蚀刻物提供所述HF2 -自由基;以及
在所述另一蚀刻步骤之后,进行另一除去水的步骤。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
CN102054741A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW398053B (en) * 1998-07-31 2000-07-11 United Microelectronics Corp Manufacturing of shallow trench isolation
DE10042098A1 (de) * 2000-08-26 2002-03-14 Deutsche Telekom Ag Gasversorgung für Additive Lithographie
US7199021B2 (en) * 2004-06-22 2007-04-03 Texas Instruments Incorporated Methods and systems to mitigate etch stop clipping for shallow trench isolation fabrication
JP2006167849A (ja) * 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
US9087870B2 (en) * 2013-05-29 2015-07-21 GlobalFoundries, Inc. Integrated circuits including FINFET devices with shallow trench isolation that includes a thermal oxide layer and methods for making the same
US9362107B2 (en) * 2014-09-30 2016-06-07 Applied Materials, Inc. Flowable low-k dielectric gapfill treatment
US9570557B2 (en) * 2015-04-29 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Tilt implantation for STI formation in FinFET structures
US10475707B2 (en) * 2016-02-02 2019-11-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6004863A (en) * 1998-05-06 1999-12-21 Taiwan Semiconductor Manufacturing Company Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer
CN102054741A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法

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