JP2012186191A - 半導体装置 - Google Patents
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Abstract
【解決手段】一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられ、上面および側面が鞍形状を形成し、上面における鞍点を含む領域における第1方向の両端に凸部をそれぞれ有する半導体領域と、凸部の上面を除いた半導体領域の上面と、第1方向に沿った側面と、第1方向に直交する第2方向に沿った、上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたゲート電極であって、上面における鞍点を含む領域の直上に設けられた本体部と、本体部に接続され半導体領域の第1方向に沿った側面を覆う脚部と、を有し、脚部の第1方向における長さが上面における鞍点を含む領域の直上に設けられた本体部の第1方向における長さよりも長くなるように構成されたゲート電極と、ゲート電極の両側の半導体基板に設けられた第1および第2不純物領域と、を備えている。
【選択図】図1
Description
第1実施形態の半導体装置を図1(a)乃至図1(d)に示す。この第1実施形態の半導体装置はトランジスタ1を有し、このトランジスタの断面図を図1(a)に示す。また、第1実施形態のトランジスタを図1(a)に示す切断線B−B、C−C、D−Dでそれぞれ切断した場合の断面図を図1(b)、1(c)、1(d)に示す。なお、図1(a)は、図1(b)に示す切断線A−Aで切断した断面図となっている。
次に第1実施形態の比較例によるトランジスタを図2(a)、2(b)、2(c)に示す。この比較例のトランジスタの断面図を図2(a)に示す。また、比較例のトランジスタを図2(a)に示す切断線B−B、C−Cでそれぞれ切断した場合の断面図を図2(b)、2(c)に示す。なお、図2(a)は、図2(b)に示す切断線A−Aで切断した断面図となっている。
次に、第1実施形態のトランジスタ1の製造方法を図5乃至図15(e)を参照して説明する。図5は、セルトランジスタ1が集積化して形成された場合の上面図である。図6(a)、図7(a)、図8(a)、図9(a)、図10(a)、図11(a)、図12(a)、図13(a)、図14(a)、図15(a)は、図5に示す切断線A−Aで切断したときの製造工程を示す断面図である。図6(b)、図7(b)、図8(b)、図9(b)、図10(b)、図11(b)、図12(b)、図13(b)、図14(b)、図15(b)は、図5に示す切断線B−Bで切断したときの製造工程を示す断面図である。図6(c)、図7(c)、図8(c)、図9(c)、図10(c)、図11(c)、図12(c)、図13(c)、図14(c)、図15(c)は、図5に示す切断線C−Cで切断したときの製造工程を示す断面図である。図6(d)、図7(d)、図8(d)、図9(d)、図10(d)、図11(d)、図12(d)、図13(d)、図14(d)、図15(d)は、図5に示す切断線D−Dで切断したときの製造工程を示す断面図である。図6(e)、図7(e)、図8(e)、図9(e)、図10(e)、図11(e)、図12(e)、図13(e)、図14(e)、図15(e)は、図5に示す切断線E−Eで切断したときの製造工程を示す断面図である。
次に、第2実施形態の半導体装置について図16および図17を参照して説明する。第2実施形態の半導体装置はMRAMであって、このMRAMの回路図を図16に示す。本実施形態のMRAMは、MTJ101をメモリセルの記憶素子として用い、第1実施形態のトランジスタ1をセルトランジスタとして用いている。
次に、第3実施形態の半導体装置について図18を参照して説明する。第3実施形態の半導体装置はDRAMであって、このDRAMは少なくとも1個のメモリセルを有し、このメモリセルを図18に示す。第3実施形態によるDRAMのメモリセルMCは、記憶素子となる1個のキャパシタ200と、nチャネルのセルトランジスタ1とを備えている。このセルトランジスタ1として、第1実施形態のトランジスタ1を用いている。セルトランジスタ1のゲートはワード線WLに接続され、ドレインがビット線BLに接続され、ソースがキャパシタ200の一端に接続されている。なお、キャパシタ200の他端は接地されている。
10 半導体基板
11 チャンネル領域
11a 鞍点を含む領域
11b 凸部
12 素子分離領域
13 素子領域
14 ゲート絶縁膜
16 ゲート電極
16a 本体部
16b 脚部
18a ソース領域
18b ドレイン領域
20 ゲート側壁
22 ハードマスク
23a、23b 凹部
24 側壁
25 空洞部
26 ポリシリコン膜
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられ、上面および側面が鞍形状を形成し、前記上面における鞍点を含む領域における第1方向の両端に凸部をそれぞれ有する半導体領域と、
前記凸部の上面を除いた前記半導体領域の上面と、前記第1方向に沿った側面と、前記第1方向に直交する第2方向に沿った、前記上面における鞍点を含む領域側の前記凸部の側面との上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたゲート電極であって、前記上面における鞍点を含む領域の直上に設けられた本体部と、前記本体部に接続され前記半導体領域の前記第1方向に沿った側面を覆う脚部と、を有し、前記脚部の前記第1方向における長さが前記上面における鞍点を含む領域の直上に設けられた前記本体部の前記第1方向における長さよりも長くなるように構成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板に設けられた第1および第2不純物領域と、
を備えていることを特徴とする半導体装置。 - 前記ゲート電極の脚部の一部は,前記第1および第2不純物領域の第1方向に沿った側面上に設けられていることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記第1および第2不純物領域は,前記半導体領域の凸部に設けられていることを特徴とする請求項1または2に記載の半導体装置。
- 前記上面における鞍点を含む領域の直上の前記本体部の前記第1方向における長さをLgとしたとき、前記ゲート電極の脚部の第1方向における長さは、1.8Lg〜2.0Lgの範囲にあることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- 前記上面における鞍点を含む領域の直上の前記本体部の前記第1方向における長さをLgとしたとき、前記第1および第2不純物領域のそれぞれと前記半導体基板との界面は、前記ゲート電極の脚部の下面よりも浅い位置にあり、前記上面における鞍点を含む領域の上面からゲート電極の脚部の下面までの長さは、1.2Lg〜2Lgの範囲にあることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
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