CN114582793A - 半导体结构制备方法及半导体结构 - Google Patents

半导体结构制备方法及半导体结构 Download PDF

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CN114582793A CN202011380582.2A CN202011380582A CN114582793A CN 114582793 A CN114582793 A CN 114582793A CN 202011380582 A CN202011380582 A CN 202011380582A CN 114582793 A CN114582793 A CN 114582793A
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钱忠健
陈晓亮
陈天
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Wuxi China Resources Microelectronics Co Ltd
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Wuxi China Resources Microelectronics Co Ltd
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Abstract

本申请涉及一种半导体结构制备方法及半导体结构，包括：提供衬底，于所述衬底内形成浅沟槽；采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层；采用沉积工艺于所述衬垫层的表面形成第一氧化层；填充所述浅沟槽。本申请中采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层，可以消除刻蚀浅沟槽的过程形成的损伤；采用沉积工艺于所述衬垫层的表面形成第一氧化层，可以与所述衬垫层一起为后续填充所述浅沟槽时提供保护层。由于沉积工艺形成第一氧化层的过程中不会消耗衬底中的硅，避免在沟槽底部的拐角处形成较厚的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了制备半导体器件结构的性能。

Description

半导体结构制备方法及半导体结构
技术领域
本发明涉及半导体制造技术领域，特别是涉及半导体结构制备方法及半导体结构。
背景技术
随着集成电路制程的快速发展，对半导体产品的集成度的要求越来越高。而随着半导体产品的积集化，半导体器件的尺寸及半导体器件的隔离结构的尺寸也随之减小。因此，在半导体制程中，半导体器件隔离结构的工艺复杂度不断增加。
浅沟槽隔离结构(Shallow Trench Isolation，STI)具备隔离效果好、制程相对简单等诸多优点，特别适用于次微米以下的集成电路制程，且常被应用于先进互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)制造工艺中。
然而，传统的浅沟槽隔离结构的制备过程中，在STI刻蚀后会在硅衬底刻蚀区域形成一层损伤层，需要重新生长一层氧化层来消除这些损伤，现有技术是用炉管热生长一层氧化层，而热氧化时氧气分子会钻进界面处与硅原子反应使得沟槽底部拐角处形成较厚的氧化硅，对有源区施加应力，同时使得制备的STI结构产生顶部翘曲现象，影响器件性能。
发明内容
基于此，有必要针对上述背景技术中的问题，提供一种能够有效避免STI结构产生顶部翘曲现象，提高器件工作可靠性的半导体结构制备方法及半导体结构。
为实现上述目的及其他相关目的，本申请的一方面提供一种半导体器件结构制备方法，包括如下步骤：
提供衬底，于所述衬底内形成浅沟槽；
采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层；
采用沉积工艺于所述衬垫层的表面形成第一氧化层；
填充所述浅沟槽。
于上述实施例中的半导体器件结构制备方法中，首先于衬底内形成浅沟槽，然后采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层，以消除刻蚀浅沟槽的过程形成的损伤；再采用沉积工艺于所述衬垫层的表面形成第一氧化层，以与所述衬垫层一起为后续填充所述浅沟槽时提供保护层。由于沉积工艺形成第一氧化层的过程中不会消耗衬底中的硅，避免在沟槽底部的拐角处形成较厚的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了制备半导体器件结构的性能。
在其中一个实施例中，采用热氧化工艺形成厚度为4.5nm-5.5nm的衬垫层，以消除刻蚀浅沟槽的过程形成的损伤，也避免热氧化形成的衬垫层过厚导致热氧化时间过长，使得氧气分子钻进界面处与硅原子反应使得沟槽底部拐角处形成较厚的氧化硅，对有源区施加应力。
在其中一个实施例中，采用沉积工艺形成厚度为9.5nm-10.5nm的第一氧化层，以与衬垫层一起为后续填充浅沟槽时提供保护层。
在其中一个实施例中，形成的第一氧化层为氧化硅层。
在其中一个实施例中，于所述衬底内形成浅沟槽包括如下步骤：
于所述衬底的上表面形成图形化掩膜层，所述图形化掩膜层内形成有第一开口图形，所述第一开口图形定义出所述浅沟槽的位置及形状；
基于所述图形化掩膜层刻蚀所述衬底，以于所述衬底内形成所述浅沟槽。
在其中一个实施例中，于所述衬底的上表面形成图形化掩膜层包括如下步骤：
于所述衬底的上表面形成掩膜层；
在所述掩膜层的上表面涂覆光刻胶层，并对所述光刻胶层进行曝光、显影以形成图形化光刻胶层，所述图形化光刻胶层内形成有第二开口图形，所述第二开口图形定义出所述浅沟槽的位置及形状；
基于所述图形化光刻胶层刻蚀所述掩膜层，以形成所述图形化掩膜层；
去除所述图形化光刻胶层。
在其中一个实施例中，于所述衬底的上表面形成掩膜层包括：
于所述衬底的上表面形成第二氧化层；
于所述第二氧化层的上表面形成氮化物层。
在其中一个实施例中，提供的所述衬底为SOI衬底；
所述SOI衬底包括依次层叠的背衬底、埋氧层及顶层硅层；
所述浅沟槽位于所述顶层硅层内。
在其中一个实施例中，填充所述浅沟槽包括如下步骤：
采用高密度等离子体化学气相淀积工艺于所述浅沟槽内沉积填充介质层，所述填充介质层填满所述浅沟槽。
本申请的另一方面提供一种半导体器件结构，采用如任一本申请实施例中所述的制备方法制成，在采用热氧化工艺形成覆盖浅沟槽的底部和侧壁的衬垫层的过程中，消除了刻蚀浅沟槽的过程形成的损伤；采用沉积工艺于所述衬垫层的表面形成的第一氧化层与所述衬垫层一起为后续填充所述浅沟槽时提供保护层；由于沉积工艺形成第一氧化层的过程中不会消耗衬底中的硅，避免在沟槽底部的拐角处形成较厚的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了半导体器件结构的性能。
附图说明
为了更好地描述和说明这里公开的那些申请的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的申请、目前描述的实施例和/或示例以及目前理解的这些申请的最佳模式中的任何一者的范围的限制。
图1显示为本申请实施例中提供的一种半导体器件结构制备方法的流程图。
图2至图4显示为本申请实施例中提供的一种半导体器件结构制备方法中步骤S1所得结构的截面结构示意图。
图5显示为本申请实施例中提供的一种半导体器件结构制备方法中步骤S2所得结构的截面结构示意图。
图6显示为本申请实施例中提供的一种半导体器件结构制备方法中步骤S3所得结构的截面结构示意图。
图7显示图6中所示实施例采用现有技术所得结构的截面结构示意图。
图8至图10显示为本申请实施例中提供的一种半导体器件结构制备方法中步骤S4所得结构的截面结构示意图。
附图标记说明：
10，SOI衬底；11，背衬底；12，埋氧层；13，顶层硅层；
20，第二氧化层；30，氮化物层；40，浅沟槽；50，衬垫层；
51，介质层；60，第一氧化层；70，填充介质层；71，填充材料层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
请参阅图1-图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本申请的基本构想，虽图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
请参阅图1，在本申请的一个实施例中提供的一种半导体器件结构制备方法中，包括如下步骤：
步骤S1：提供衬底，于所述衬底内形成浅沟槽；
步骤S2：采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层；
步骤S3：采用沉积工艺于所述衬垫层的表面形成第一氧化层；
步骤S4：填充所述浅沟槽。
具体地，于上述实施例中的半导体器件结构制备方法中，首先于衬底内形成浅沟槽，然后采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层，以消除刻蚀浅沟槽的过程形成的损伤；再采用沉积工艺于所述衬垫层的表面形成第一氧化层，以与所述衬垫层一起为后续填充所述浅沟槽时提供保护层。由于沉积工艺形成第一氧化层的过程中不会消耗衬底中的硅，避免在沟槽底部的拐角处形成较厚的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了制备半导体器件结构的性能。
在步骤S1中，请参阅图1中的S1步骤、图2、图3及图4，提供衬底，于衬底内形成浅沟槽40。
作为示例，所述衬底可以包括但不仅限于硅衬底、硅锗衬底及绝缘体上硅(SOI)衬底等。所述衬底的材料为硅、锗或硅锗，本领域的技术人员可以根据衬底上形成的晶体管类型选择衬底类型，因此衬底的类型不应限制本申请的保护范围。
作为示例，请参考图2，在本申请的一个实施例中，步骤S1中提供的衬底为SOI衬底10，SOI衬底10包括依次层叠的背衬底11、埋氧层12及顶层硅层13。
作为示例，请参考图3至图4，于衬底内形成浅沟槽40可以包括如下步骤：
步骤S12：于氮化物层30的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有第一开口(未示出)，所述开口定义出所述浅沟槽40的位置及形状。
作为示例，在本申请的一个实施例中，步骤S12中于氮化物层30的上表面形成图形化掩膜层可以包括如下步骤：
步骤S122：于氮化物层30的上表面形成掩膜层；形成掩膜层的步骤可以包括：
S1221：于顶层硅层13的上表面形成第二氧化层20，例如是牺牲氧化层；
S1222：于第二氧化层20的上表面形成氮化物层30，例如是氮化硅层。
步骤S124：在所述掩膜层的上表面涂覆光刻胶层，并对所述光刻胶层进行曝光、显影以形成图形化光刻胶层，所述图形化光刻胶层内形成有第二开口图形，所述第二开口图形定义出所述浅沟槽40的位置及形状。
步骤S126：基于所述图形化光刻胶层刻蚀所述掩膜层，以形成所述图形化掩膜层。
步骤S128：去除所述图形化光刻胶层。
具体地，可以采用但不仅限于灰化处理工艺去除所述图形化光刻胶层。
步骤S13：基于图形化掩膜层刻蚀衬底，以于顶层硅层13内形成浅沟槽40。
作为示例，请参考图4，步骤S13中可以采用刻蚀工艺形成浅沟槽40。
具体地，刻蚀工艺可以包括等离子体干法刻蚀工艺或湿法刻蚀工艺。
作为示例，等离子体干法刻蚀工艺的参数包括：气体包括碳氟气体、HBr和Cl2中的一种或多种、以及载气，所述碳氟气体包括CF4、CHF3、CH2F2或CH3F，所述载气为惰性气体，例如He，气体流量为50sccm-400sccm，压力为3毫托-8毫托。采用的湿法刻蚀工艺的刻蚀液可以为氢氟酸和双氧水的混合溶液。
步骤S14：去除图形化掩膜层；具体的，可以采用但不仅限于研磨工艺或刻蚀工艺去除图形化掩膜层。
作为示例，步骤S13中的浅沟槽40的数量可以为多个，各浅沟槽的深度可以相同，也可以不同；各浅沟槽40的宽度可以相同，也可以不同；浅沟槽40的底部不低于埋氧层12的上表面。
作为示例，请参考图5，步骤S2中可以采用热氧化工艺于浅沟槽40的表面形成衬垫层50，衬垫层50覆盖浅沟槽40的底部和侧壁。衬垫层50包括但不仅限于氧化硅层。
作为示例，请继续参考图5，采用热氧化工艺形成衬垫层50的厚度为4.5nm-5.5nm。在本申请的一个实施例中，采用热氧化工艺形成衬垫层50的厚度可以为4.5nm、5nm或5.5nm。
作为示例，请参考图6，步骤S3中采用沉积工艺形成第一氧化层60的厚度为9.5nm-10.5nm。第一氧化层60的形成工艺可以为流体化学气相沉积(Flowable Chemical VaporDeposition，FCVD)工艺、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺中的一种或多种。本申请中优选采用HDP工艺于衬垫层50的表面形成第一氧化层60。第一氧化层60包括但不仅限于氧化硅层。
作为示例，请继续参考图6，在本申请的一个实施例中，采用沉积工艺形成第一氧化层60的厚度可以为9.5nm、10.0nm或10.5nm。
较佳的，在本申请的一个实施例中，在采用沉积工艺形成第一氧化层之前，对衬垫层进行水蒸汽退火，以释放应力，并使衬垫层致密(densify)化，修复浅沟槽中的空隙。
请参考图7，直接采用热氧化工艺于浅沟槽40的底部和侧壁形成介质层51，对比图7与图6可以发现，若设置介质层51的厚度等于衬垫层50的厚度与第一氧化层60的厚度之和，则图7示意实施例中形成介质层51的过程中消耗的硅，会明显地比图6示意实施例中形成衬垫层50的过程中消耗的硅多。并且图7示意实施例中形成介质层51的过程中氧气分子经由浅沟槽40底部拐角处进入顶层硅层13中，由于浅沟槽底部拐角处的氧气接触面积相对较大，会在拐角处形成更多的氧化硅，对有源区施加应力，同时使得制备的STI结构产生顶部翘曲现象，影响器件性能。而图6示意实施例中仅采用热氧化工艺于浅沟槽40的表面形成较薄的一层衬垫层50，可以消除刻蚀浅沟槽的过程形成的损伤，然后再采用沉积工艺于衬垫层50的表面形成第一氧化层60，使得第一氧化层60与衬垫层50一起为后续填充浅沟槽40时提供保护层，避免了在浅沟槽底部拐角处形成更多的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了制备半导体器件结构的性能。
作为示例，在本申请的一个实施例中，步骤S4中填充所述浅沟槽包括如下步骤：
采用高密度等离子体化学气相淀积工艺于所述浅沟槽内沉积填充介质层，所述填充介质层填满所述浅沟槽。
作为示例，请参考图8-图10，步骤S4可以包括如下步骤：
步骤S42：采用高密度等离子体化学气相淀积工艺于所述浅沟槽内沉积填充材料层71，填充材料层71填满所述浅沟槽并覆盖第二氧化层20的上表面。
步骤S44：去除位于第二氧化层20的上表面的填充材料层，保留于所述浅沟槽内的填充材料层即为填充介质层70。填充介质层70包括但不仅限于氧化硅层。
作为示例，采用化学机械研磨工艺使得第二氧化层20的上表面平坦化，以优化器件的工作性能及可靠性。可以设置第二氧化层20的上表面为停止层进行化学机械研磨工艺，使得第二氧化层20的上表面平坦化。
步骤S46：去除第二氧化层20。
作为示例，可以采用BOE混酸去除顶层硅层13的上表面的第二氧化层20；当然，也可以采用研磨工艺去除第二氧化层20。
进一步地，在本申请的一个实施例中提供了一种半导体器件结构，采用如任一本申请实施例中所述的制备方法制成，在采用热氧化工艺形成覆盖浅沟槽的底部和侧壁的衬垫层的过程中，消除了刻蚀浅沟槽的过程形成的损伤；采用沉积工艺于所述衬垫层的表面形成的第一氧化层与所述衬垫层一起为后续填充所述浅沟槽时提供保护层；由于沉积工艺形成第一氧化层的过程中不会消耗衬底中的硅，避免在沟槽底部的拐角处形成较厚的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了半导体器件结构的性能。
作为示例，请参考图10，在本申请的一个实施例中提供了一种半导体器件结构，包括SOI衬底10及形成于SOI衬底10内的浅沟槽，所述浅沟槽的底部及侧壁覆盖有衬垫层50，所述浅沟槽内填满填充介质层70，填充介质层70与衬垫层50之间形成有第一氧化层60。由于在制备所述半导体器件结构的过程中，采用热氧化工艺形成覆盖浅沟槽的底部和侧壁的衬垫层的过程中，消除了刻蚀浅沟槽的过程形成的损伤；采用沉积工艺于所述衬垫层的表面形成的第一氧化层与所述衬垫层一起为后续填充所述浅沟槽时提供保护层；由于沉积工艺形成第一氧化层的过程中不会消耗衬底中的硅，避免在沟槽底部的拐角处形成较厚的氧化硅对有源区施加应力，同时避免导致STI结构产生顶部翘曲现象，从而有效地提高了所述半导体器件结构的性能。
作为示例，采用热氧化工艺形成衬垫层50的厚度为4.5nm-5.5nm。在本申请的一个实施例中，采用热氧化工艺形成衬垫层50的厚度可以为4.5nm、5nm或5.5nm。
作为示例，采用沉积工艺形成第一氧化层60的厚度可以为9.5nm、10.0nm或10.5nm。
作为示例，填充介质层70包括但不仅限于氧化硅层。
作为示例，所述浅沟槽的底部不低于埋氧层12的上表面。
作为示例，所述浅沟槽的数量可以为多个，各浅沟槽的深度可以相同，也可以不同；各浅沟槽的宽度可以相同，也可以不同。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件结构制备方法，其特征在于，包括如下步骤：
提供衬底，于所述衬底内形成浅沟槽；
采用热氧化工艺形成覆盖所述浅沟槽的底部和侧壁的衬垫层；
采用沉积工艺于所述衬垫层的表面形成第一氧化层；
填充所述浅沟槽。
2.根据权利要求1所述的半导体器件结构制备方法，其特征在于，采用热氧化工艺形成厚度为4.5nm-5.5nm的衬垫层。
3.根据权利要求1所述的半导体器件结构制备方法，其特征在于，采用沉积工艺形成厚度为9.5nm-10.5nm的第一氧化层。
4.根据权利要求1所述的半导体器件结构制备方法，其特征在于，形成的第一氧化层为氧化硅层。
5.根据权利要求1-4任一项所述的半导体器件结构制备方法，其特征在于，于所述衬底内形成浅沟槽包括如下步骤：
于所述衬底的上表面形成图形化掩膜层，所述图形化掩膜层内形成有第一开口图形，所述第一开口图形定义出所述浅沟槽的位置及形状；
基于所述图形化掩膜层刻蚀所述衬底，以于所述衬底内形成所述浅沟槽。
6.根据权利要求5所述的半导体器件结构制备方法，其特征在于，于所述衬底的上表面形成图形化掩膜层包括如下步骤：
于所述衬底的上表面形成掩膜层；
在所述掩膜层的上表面涂覆光刻胶层，并对所述光刻胶层进行曝光、显影以形成图形化光刻胶层，所述图形化光刻胶层内形成有第二开口图形，所述第二开口图形定义出所述浅沟槽的位置及形状；
基于所述图形化光刻胶层刻蚀所述掩膜层，以形成所述图形化掩膜层；
去除所述图形化光刻胶层。
7.根据权利要求6所述的半导体器件结构制备方法，其特征在于，于所述衬底的上表面形成掩膜层包括：
于所述衬底的上表面形成第二氧化层；
于所述第二氧化层的上表面形成氮化物层。
8.根据权利要求1-4任一项所述的半导体器件结构制备方法，其特征在于，
提供的所述衬底为SOI衬底；
所述SOI衬底包括依次层叠的背衬底、埋氧层及顶层硅层；
所述浅沟槽位于所述顶层硅层内。
9.根据权利要求1-4任一项所述的半导体器件结构制备方法，其特征在于，填充所述浅沟槽包括如下步骤：
采用高密度等离子体化学气相淀积工艺于所述浅沟槽内沉积填充介质层，所述填充介质层填满所述浅沟槽。
10.一种半导体器件结构，其特征在于，采用如权利要求1-9任一项所述的制备方法制成。
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