KR20040050555A - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR20040050555A KR20040050555A KR1020020078408A KR20020078408A KR20040050555A KR 20040050555 A KR20040050555 A KR 20040050555A KR 1020020078408 A KR1020020078408 A KR 1020020078408A KR 20020078408 A KR20020078408 A KR 20020078408A KR 20040050555 A KR20040050555 A KR 20040050555A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- trench
- gate electrode
- manufacturing
- soi substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 239000010410 layer Substances 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 230000008569 process Effects 0.000 claims description 32
- 239000007789 gas Substances 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- 238000005137 deposition process Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000002356 single layer Substances 0.000 claims description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 4
- 239000005380 borophosphosilicate glass Substances 0.000 claims 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims 1
- 229910001882 dioxygen Inorganic materials 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 2
- 239000002019 doping agent Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- 239000005368 silicate glass Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823864—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 웰영역 및 게이트 전극을 순차적으로 형성한 후 상기 반도체 기판을 식각하여 트렌치를 형성하고, 게이트 스페이서 및 층간 절연막 형성공정시 동시에 상기 트렌치를 매립함으로써 종래기술에서 독립적으로 실시되는 트렌치 매립공정 및 평탄화 공정 등을 생략할 수있어 제조 공정을 단순화할 수 있다. 이에 따라, 제조 단가를 대폭 낮추는 한편 반도체 소자의 제조공정을 용이하게 할 수 있는 반도체 소자의 제조방법을 개시한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 제조공정을 단순화하여 제조공정을 용이하게 하고, 제조공정의 제조 단가를 낮출 수 있는 반도체 소자의 제조방법에 관한 것이다.
최근, 반도체 소자가 고집적화되어 감에 따라 게이트전극의 길이가 감소할 뿐만 아니라 소오스/드레인 확산층의 깊이 또한 감소하고 있는 추세에 있다. 그러나, 접합영역의 깊이 감소는 고집적 소자에서 접합누설전류의 증대를 유발하고 있어 문제가 되고 있다. 따라서, 이러한 접합누설전류가 증가하는 문제를 해결하고, 반도체 소자의 속도를 향상시키기 위하여 SOI(Silicon On Insulator) 웨이퍼를 이용한 반도체 소자의 새로운 제조방법이 시도 되고 있다. 이러한 확산층 접합이 없는 소자에서 기생저항 및 접합저항을 감소시켜 소자 속도를 증가시키는 연구도 더불어 행해지고 있다. 그러나, SOI 웨이퍼를 이용한 트랜지스터 제조공정은 고가의 웨이퍼를 사용해서 이루어진다는 단점이 있다. 따라서, 기존의 단결정 실리콘 웨이퍼에서 SOI 웨이퍼로의 전환은 부분적으로 이루어지고 있으며, 이에 따라, SOI 웨이퍼의 제조공정을 낮추기 위한 연구가 필요하며 선행기술 확보가 중요해지고 있다.
따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로, 종래기술에 따른 반도체 소자의 제조공정에 비해 공정을 단순화하여 제조공정을 용이하게 하고, 제조공정의 제조 단가를 낮출 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
102 : SOI 기판 104 : 게이트 산화막
106 : 폴리 실리콘층 108 : 게이트 전극
110a 및 110b : 저농도 접합영역
112 : 트렌치 114 : 스페이서용 절연막
116a : 게이트 스페이서 116b : 트렌치 스페이서
118a 및 118b : 고농도 접합영역
120a, 120b : 소스 및 드레인 확산층
122 : 층간 절연막
본 발명의 일측면에 따르면, SOI 기판을 제공하는 단계와, 상기 SOI 기판에 웰 영역을 형성하는 단계와, 상기 SOI 기판 상에 게이트 산화막 및 폴리 실리콘층을 순차적으로 증착한 후 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출되는 상기 SOI 기판의 일부를 식각하여 트렌치를 형성하는 단계와, 상기 트렌치의 내측면을 따라 전체 구조 상부에 스페이서용 절연막을 증착한 후 식각공정을 실시하여 상기 게이트 전극의 양측벽 및 상기 트렌치의 내측벽에 스페이서를 형성하는 단계와, 고농도 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 상기 SOI 기판의 영역 중 상기 트렌치와 상기 게이트 전극 사이에 소오스 및 드레인 확산층을 형성하는 단계와, 상기 트렌치를 매립하도록 전체 구조 상부에 층간 절연막을 증착하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는것이다.
도 1 내지 도 10은 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면들로서, 그 일례로 도시한 CMOS(Complementary Metal-Oxide-Semiconductor)소자의 단면도들이다. 여기서, 도 1 내지 도 10에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, NMOS 영역과 PMOS 영역으로 정의되는 SOI 기판(102)을 제공한다. 이때, SOI 기판(102)은 실리콘막(Silicon; 102a), 실리콘 산화막(SiO2; 102b) 및 실리콘막(102c)의 적층 구조로 이루어진다. 한편, SOI 기판(102)은 미리 제작된 SOI 웨이퍼를 그대로 사용할 수도 있으나, 공정의 제조단가를 낮추기 위하여 실리콘 기판(102a) 상에 소정의 후속공정을 진행하여 실리콘 산화막(102b) 및 실리콘막(102c)을 형성할 수 있다.
이어서, 전체 구조 상부에 웰(well) 이온주입공정을 실시하여 NMOS 영역의 실리콘막(102c)에는 P-웰(미도시)을 형성하고, PMOS 영역의 실리콘막(102c)에는 N-웰(미도시)을 형성한다. 이때, P-웰은 'p-' 불순물인 보론(boron)을 이용하여 형성하고, N-웰은 'n-' 불순물인 인(phosphorous)을 이용하여 형성한다. 한편, 웰 이온주입공정시 공정순서는 무관하다. 즉, P-웰을 먼저 형성한 후 N-웰을 형성하거나 N-웰을 먼저 형성한 후 P-웰을 형성할 수도 있다.
도 2 및 도 3을 참조하면, 전체 구조 상부에 게이트 산화막(104)을 증착한후 그 상부에 게이트 전극용 폴리 실리콘층(106)을 증착한다. 그런 다음, 게이트패턴용 식각 마스크를 이용한 식각공정을 실시하여 게이트 산화막(104) 및 폴리 실리콘층(106)을 식각하여 게이트 전극(108)을 형성한다.
도 4를 참조하면, NMOS영역이 개방되도록 포토레지스트 패턴(미도시)을 PMOS 영역에만 형성한 후, 이 포토레지트 패턴을 이용하여 저농도 이온주입공정으로 'n-' 이온주입공정(Ion implant)을 실시하여 NMOS영역의 P-웰에 얕은 접합영역(shallow junction)인 N형 저농도 접합영역(110a)을 형성한다. 그런 다음, 상기 포토레지스트 패턴을 제거한 후 PMOS영역이 개방되도록 포토레지스트 패턴(미도시)을 NMOS영역에만 형성하고, 이 포토레지트 패턴을 이용하여 저농도 이온주입공정으로 'p-' 이온주입공정을 실시하여 PMOS영역의 N-웰에 얕은 접합영역인 P형 저농도 접합영역(110b)을 형성한다. 이후 상기 포토레지스트 패턴은 스트립 공정을 통해 제거된다. 한편, P형 저농도 접합영역(110b)를 먼저 형성한 후 N형 저농도 접합영역(110a)를 형성할 수도 있다.
도 5를 참조하면, 전체 구조 상부에 포토레지스트막(photoresist film; 미도시)을 도포한 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(PR)을 형성한다. 이때, 포토레지스트 패턴(PR)은 N-웰과 P-웰 간의 경계를 중심으로 그 주변이 대칭적으로 개방(open)되도록 형성한다.
도 6을 참조하면, 포토레지스트 패턴(PR)을 식각 마스크로 이용한 식각공정을 실시하여 포토레지스트 패턴(PR)을 통해 개방되는 지역을 식각한다. 이로써, 상기 개방 지역에는 트렌치(trench; 112)가 형성되며, 이에 따라 PMOS영역과 NMOS영역이 분리된다. 이때, 트렌치(112)는 실리콘막(102c)에 한하여 형성되도록 하는 것이 바람직하다. 즉, 상기 식각공정에 의해 실리콘막(102c) 까지만 식각되고 실리콘 산화막(102b)은 식각되지 않도록 하여 트렌치(112)를 통해 실리콘 산화막(102b)의 상부를 노출시킨다. 그런 다음, 포토레지스트 패턴(PR)은 스트립(strip) 공정을 실시하여 제거한다.
도 7을 참조하면, 전체 구조 상부, 즉 트렌치(112)의 내부면을 따라 스페이서용 절연막(114)을 증착한다. 이때, 스페이서용 절연막(114)은 산화막 또는 질화막의 단층으로 형성하거나, 산화막 및 질화막의 적층 구조로 형성할 수도 있다. 여기서, 스페이서용 절연막(114)으로 산화막을 이용하여 증착할 경우에는 모서리 도포성이 우수하면서 플라즈마를 사용하지 않는 LPCVD(Low Pressure Chemical Vapor Deposion) 방식의 증착공정을 이용하고, 소스(source) 기체로는 TEOS(Tetra Ethyl Ortho Silicate)와 산소(O2) 기체가 혼합된 기체를 이용하며, 650 내지 750℃의 중간 온도에서 실시한다. 그리고, 스페이서용 절연막(114)으로 질화막을 이용하여 증착할 경우에는 상기 산화막과 마찬가지로 모서리 도포성이 우수하면서 플라즈마를 사용하지 않는 LPCVD 방식의 증착공정을 이용하고, 소스 기체로는 DCS(DiChloro Silane)와 암모니아(NH3)의 혼합기체를 이용하며, 650 내지 750℃의 중간 온도에서 실시한다. 상기와 같은 증착공정은 스페이서용 절연막(114)을 산화막과 질화막의적층구조로 형성할 경우에도 동일한 공정조건으로 실시한다. 한편, 스페이서용 절연막(114)의 두께는 후속 공정을 통해 도 8에서 게이트 스페이서(116a)에 의해 정의되는 저농도 접합영역(110a 및 110b)의 길이를 고려하여 적절히 조절하는 것이 바람직하다.
도 8을 참조하면, 스페이서용 절연막(114)에 대하여 건식식각방식으로 식각공정을 실시하여 게이트 전극(108)의 양측벽에는 게이트 스페이서(116a)를 형성하고, 트렌치(112)의 내측벽에는 트렌치 스페이서(116b)를 형성한다. 이때, 식각공정은 건식식각방식으로 실시하되, 식각 마스크없이(no mask) 블랭켓(blanket) 또는 에치백(etch back) 방식과 같은 직진성 건식식각방식으로 실시하는 것이 바람직하다. 여기서, 트렌치 스페이서(116b)는 샐리사이드(self aligned silicide) 구조의 반도체 소자 형성공정시 트렌치 측벽에 샐리사이드가 형성되는 것을 방지하는 역할을 한다.
도 9를 참조하면, NMOS영역이 오픈되도록 포토레지스트 패턴(미도시)을 PMOS영역에만 형성한 후, 이 포토레지트 패턴을 이용한 'n+' 이온주입공정을 실시하여 NMOS영역의 P-웰에 깊은 접합영역(Depth junction)인 N형 고농도 접합영역(118a)을 형성한다. 이후 상기 포토레지스트 패턴은 스트립 공정을 통해 제거된다. 그런 다음, PMOS 영역이 오픈되도록 포토레지스트 패턴(미도시)을 NMOS영역에만 형성한 후, 이 포토레지트 패턴을 이용한 'p+' 이온주입공정을 실시하여 PMOS영역의 N-웰에 깊은 접합영역인 P형 고농도 접합영역(118b)을 형성한다. 이후 상기 포토레지스트패턴은 스트립 공정을 통해 제거된다. 이로써, N형 저농도 접합영역(110a) 및 N형 고농도 접합영역(118a)으로 이루어진 소오스 및 드레인 확산층(120a)와 P형 저농도 접합영역(110b) 및 P형 고농도 접합영역(118b)으로 이루어진 소오스 및 드레인 확산층(120b)이 형성된다. 한편, P형 고농도 접합영역(118b)를 먼저 형성한 후 N형 고농도 접합영역(118a)를 형성할 수도 있다.
도 10을 참조하면, 트렌치(108)를 갭 필링(gap filling)하도록 전체 구조 상부에 층간 절연막(122)을 증착한다. 이때, 층간 절연막(122)은 고밀도 플라즈마(High Density Plasma; 이하, 'HDP'라 함) 산화막 또는 BPSG(Boron Phosphorus Silicate Glass)막을 이용하여 형성한다. 여기서, HDP 산화막은 CVD 방식의 증착공정을 이용하여 형성하되, CVD 방식은 400 내지 700℃의 온도로 유지되는 CVD 장비의 챔버 내로 SiH4및 O2의 소스 기체를 공급한 후 Ar 가스 또는 He 가스와 같은 불활성 가스를 이용하여 미반응된 소스 가스들을 제거하는 방식으로 실시된다. 이러한 과정을 반복적으로 실시하여 원하는 두께의 HDP 산화막을 얻을 수 있다. 또한, BPSG막은 400 내지 700℃의 온도에서 CVD 방식의 증착공정을 이용하여 형성한다. 한편, 층간 절연막(122)은 SOG(Spin On Glass), USG(Un-doped silicate glass), PSG(Phosphorus Silicate Glass) 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass)를 이용하여 형성할 수도 있다.
이어서, 층간 절연막(122)에 대하여 평탄화 공정을 실시하여 전체 구조 상부를 평탄화한다. 이때, 평탄화 공정은 CMP(Chemical Mechanical Polishing) 방식을이용한다. 그런 다음, 종래기술에서와 같이 일반적인 공정을 순차적으로 실시하여 반도체 소자를 완성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예들에서 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에서는 반도체 기판에 웰영역 및 게이트 전극을 순차적으로 형성한 후 상기 반도체 기판를 식각하여 트렌치를 형성하고, 게이트 스페이서 및 층간 절연막 형성공정시 동시에 상기 트렌치를 매립함으로써 종래기술에서 독립적으로 실시되는 트렌치 매립공정 및 평탄화 공정 등을 생략할 수있어 제조 공정을 단순화할 수 있다. 이에 따라, 제조 단가를 대폭 낮추는 한편 소자의 제조를 용이하게 할 수 있다.
Claims (10)
- (a) SOI 기판을 제공하는 단계;(b) 상기 SOI 기판에 웰 영역을 형성하는 단계;(c) 상기 SOI 기판 상에 게이트 산화막 및 폴리 실리콘층을 순차적으로 증착한 후 패터닝하여 게이트 전극을 형성하는 단계;(d) 상기 게이트 전극의 양측으로 노출되는 상기 SOI 기판의 일부를 식각하여 트렌치를 형성하는 단계;(e) 상기 트렌치의 내측면을 따라 전체 구조 상부에 스페이서용 절연막을 증착한 후 식각공정을 실시하여 상기 게이트 전극의 양측벽 및 상기 트렌치의 내측벽에 스페이서를 형성하는 단계;(f) 고농도 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 상기 SOI 기판의 영역 중 상기 트렌치와 상기 게이트 전극 사이에 소오스 및 드레인 확산층을 형성하는 단계; 및(g) 상기 트렌치를 매립하도록 전체 구조 상부에 층간 절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 (d) 단계에서, 상기 트렌치는 상기 SOI 기판의 최상층인 실리콘막을 식각하여 형성하되, 상기 SOI 기판의 중간층인 실리콘 산화막이 노출되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 (e) 단계에서, 상기 스페이서용 절연막은 산화막 또는 질화막의 단층으로 형성하거나, 상기 산화막 및 상기 질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 산화막은 모서리 도포성이 우수하면서 플라즈마를 사용하지 않는 LPCVD방식의 증착공정을 이용하여 형성하되, 상기 LPCVD 방식은 소스 기체로 TEOS와 산소 기체가 혼합된 기체를 이용하며, 650 내지 750℃의 중간 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 질화막은 모서리 도포성이 우수하면서 플라즈마를 사용하지 않는 LPCVD 방식의 증착공정을 이용하여 형성하되, 상기 LPCVD 방식은 소스 기체로 DCS와 암모니아의 혼합기체를 이용하며, 650 내지 750℃의 중간 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 (c) 단계와 상기 (d) 단계 사이에, 저농도 이온주입공정을 실시하여 상기 게이트 전극의 양측으로 노출되는 상기 SOI 기판에 저농도 접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,상기 저농도 접합영역은 상기 게이트 전극의 양측벽을 기준으로 하여 상기 스페이서의 두께에 따라 최종 길이가 결정되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 층간 절연막은 HDP 산화막, BPSG막, SOG막, USG막, PSG막 또는 PETEOS막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 HDP 산화막은 CVD 방식의 증착공정을 이용하여 형성하되, 상기 CVD 방식은 400 내지 700℃의 온도로 유지되는 CVD 장비의 챔버 내로 SiH4및 O2의 소스 기체를 공급한 후 Ar 가스 또는 He 가스와 같은 불활성 가스를 이용하여 미반응된 소스 가스들을 제거하는 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 BPSG막은 400 내지 700℃의 온도에서 CVD 방식의 증착공정을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0078408A KR100448593B1 (ko) | 2002-12-10 | 2002-12-10 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0078408A KR100448593B1 (ko) | 2002-12-10 | 2002-12-10 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040050555A true KR20040050555A (ko) | 2004-06-16 |
| KR100448593B1 KR100448593B1 (ko) | 2004-09-13 |
Family
ID=37344729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0078408A KR100448593B1 (ko) | 2002-12-10 | 2002-12-10 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100448593B1 (ko) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3078720B2 (ja) * | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5807771A (en) * | 1996-06-04 | 1998-09-15 | Raytheon Company | Radiation-hard, low power, sub-micron CMOS on a SOI substrate |
| KR100214492B1 (ko) * | 1996-07-09 | 1999-08-02 | 구본준 | 에스오아이 씨모스 제조방법 |
| JP2001298193A (ja) * | 2000-04-13 | 2001-10-26 | Seiko Epson Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-12-10 KR KR10-2002-0078408A patent/KR100448593B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100448593B1 (ko) | 2004-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6265302B1 (en) | Partially recessed shallow trench isolation method for fabricating borderless contacts | |
| US6908801B2 (en) | Method of manufacturing semiconductor device | |
| US6323104B1 (en) | Method of forming an integrated circuitry isolation trench, method of forming integrated circuitry, and integrated circuitry | |
| US6297126B1 (en) | Silicon nitride capped shallow trench isolation method for fabricating sub-micron devices with borderless contacts | |
| US7355233B2 (en) | Apparatus and method for multiple-gate semiconductor device with angled sidewalls | |
| CN101447457B (zh) | 双应力膜互补金属氧化物半导体晶体管的制造方法 | |
| US20050191812A1 (en) | Spacer-less transistor integration scheme for high-k gate dielectrics and small gate-to-gate spaces applicable to Si, SiGe strained silicon schemes | |
| US20070278589A1 (en) | Semiconductor device and fabrication method thereof | |
| US6391733B1 (en) | Method of doping semiconductor devices through a layer of dielectric material | |
| KR100695868B1 (ko) | 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법 | |
| KR100511590B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| US5707896A (en) | Method for preventing delamination of interlevel dielectric layer over FET P+ doped polysilicon gate electrodes on semiconductor integrated circuits | |
| KR100983514B1 (ko) | 반도체소자 제조 방법 | |
| KR100448593B1 (ko) | 반도체 소자의 제조방법 | |
| KR100354872B1 (ko) | 반도체소자의 제조방법 | |
| JP4804734B2 (ja) | 半導体装置の製造方法 | |
| KR100466207B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100333361B1 (ko) | 반도체장치의 제조방법 | |
| KR100432788B1 (ko) | 반도체 소자의 제조방법 | |
| KR100903277B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100611786B1 (ko) | Ｍｏｓ 트랜지스터 제조 방법 | |
| KR100900152B1 (ko) | 반도체 소자의 제조 방법 | |
| US7465632B2 (en) | Method for forming buried doped region | |
| KR101102773B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| KR20080022497A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |