CN103165427A - Mos器件及其形成方法 - Google Patents
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Abstract
本发明提供一种MOS器件的形成方法，包括：首先，提供半导体衬底；该半导体衬底至少包括三个区域，其中，第一区域用于形成栅极区，与第一区域相邻的第二、三区域分别用于形成源区与漏区；接着，刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层；然后在所述第二区域、第三区域分别进行不同深度掺杂，形成均具有深结与浅结的源区与漏区；之后在所述栅极层形成金属硅化物栅，源区与漏区形成金属硅化物接触。本发明还提供了利用上述方法形成的MOS器件。采用本发明的技术方案，既可以减小接触电阻，又不会造成源区与漏区漏电现象。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种MOS器件及其形成方法。
背景技术
MOS器件是集成电路中的基本元件之一。近年来，半导体行业中出现了采用在半导体区域上形成金属硅化物来减小现有的MOS器件的接触电阻。
图1所示为现有技术中的金属硅化物MOS器件的结构示意图。参考图1，该MOS器件包括：半导体衬底10、形成在衬底10上的栅极绝缘层11以及栅极12，该栅极绝缘层11以及栅极12的侧边形成有绝缘侧墙13，栅极12两侧形成有均具有深结与浅结的源区14与漏区15；此外，栅极12、源区14与漏区15形成有金属硅化物(见图1中阴影区域)以减小接触电阻。
然而，本发明人发现，上述结构存在一些缺陷，具体地讲，该结构的硅化物在源区14与漏区15的覆盖范围太小，以致沟道内形成电子流或空穴流时，电阻过大；但减薄该侧墙13，形成大的覆盖范围的硅化物时，又会造成源区14与漏区15出现漏电现象。
有鉴于此，实有必要提出一种新的MOS器件及其形成方法，既可以减小接触电阻，又不会造成源区与漏区漏电现象的。
发明内容
本发明实现的目的是提出一种新的MOS器件及其形成方法，既可以减小接触电阻，又不会造成源区与漏区漏电现象。
为实现上述目的，本发明提供一种MOS器件的形成方法，包括：
提供半导体衬底；所述半导体衬底至少包括三个区域，其中，第一区域用于形成栅极区，与第一区域相邻的第二区域、第三区域分别用于形成源区与漏区；
刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层；
在所述第二区域、第三区域分别进行不同深度的掺杂，形成均具有深结与浅结的源区与漏区；
在所述栅极层形成金属硅化物栅，源区与漏区形成金属硅化物接触。
可选地，刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层步骤包括：
在所述半导体衬底上形成第一介电层；
在所述第一介电层上定义出栅极区域；去除所述栅极区域的所述第一介电层及部分半导体衬底形成所述开口；
淀积栅极绝缘材质形成栅极绝缘层，所述栅极绝缘材质未填满所述开口；
淀积栅极材质形成栅极层，所述栅极材质填满所述开口，去除开口外的所述栅极绝缘材质及栅极材质；
去除所述第二区域与第三区域的第一介电层。
可选地，刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层步骤包括：
在所述半导体衬底上依次形成第一介电层与第二介电层；
在所述第二介电层上定义出栅极区域；去除所述栅极区域的所述第二介电层、所述第一介电层及部分半导体衬底形成所述开口；
淀积栅极绝缘材质形成栅极绝缘层，所述栅极绝缘材质未填满所述开口；
淀积栅极材质形成栅极层，所述栅极材质填满所述开口，去除开口外的所述栅极绝缘材质及栅极材质；
去除所述第二区域与第三区域的第一介电层及第二介电层。
可选地，在所述第二区域、第三区域分别进行不同深度的掺杂，形成均具有深结与浅结的源区与漏区步骤包括：
在所述栅极层两侧形成第一侧墙；
对所述第二区域与所述第三区域进行离子注入形成深结；
去除所述第一侧墙；
在所述栅极层两侧形成第二侧墙，所述第二侧墙厚度小于所述第一侧墙；
对所述第二区域与所述第三区域进行离子注入形成浅结。
可选地，在所述栅极层形成金属硅化物栅，源区与漏区形成金属硅化物接触步骤包括：
在所述栅极层、源区与漏区淀积金属层；
高温下，所述栅极层材质、源区材质与漏区材质分别与其上的金属层反应形成金属硅化物。
可选地，所述半导体衬底为硅，所述金属层材质为钛、锂、钙、镁、铁中的至少一种。
可选地，所述第一介电层材质为二氧化硅。
可选地，所述第一介电层材质为二氧化硅，所述第二介电层材质为氮化硅，去除开口外的所述栅极绝缘材质及栅极材质步骤中，所述去除方法为CMP。
可选地，所述第一侧墙材质为氮化硅，所述第二侧墙材质为二氧化硅。
本发明还提供一种MOS器件，该MOS器件包括：位于半导体衬底内的栅极绝缘层、部分位于所述半导体衬底内的栅极及所述栅极两侧的源区与漏区；其中，所述栅极为金属硅化物栅，源区与漏区各自的浅结与深结形成有金属硅化物接触。
可选地，所述半导体衬底内的栅极的两侧与其底部的所述栅极绝缘层材质相同。
可选地，所述金属硅化物接触材质为硅化钛、硅化锂、硅化钙、镁硅化、硅化铁中的至少一种。
可选地，位于所述半导体衬底内的栅极的高度范围为5～100nm。
与现有技术相比，本发明具有以下优点：通过在半导体衬底内形成开口，在该开口内形成栅极绝缘层及部分栅极，降低了现有的MOS器件结构的沟道区，使得在源区与漏区形成的浅结能够变深，因而，避免了之后形成的金属硅化物接触不会因为浅结太浅而大部分甚至全部形成了金属硅化物，进而避免了该金属硅化物电导通源区与漏区，不会造成漏电现象；同时，由于浅结变深，只在浅结的表层形成了金属硅化物，也不需要为了避免漏电而使用厚的侧墙来分别隔开源区与栅极、漏区与栅极。
附图说明
图1是现有技术中的MOS器件的结构示意图；
图2是本发明提供的MOS器件的形成方法的流程图；
图3至图9是按照图2流程形成的MOS器件的中间结构示意图；
图10是按照图2流程形成的MOS器件的最终结构示意图。
具体实施方式
正如背景技术中所述，现有的MOS结构的金属硅化物在源区与漏区的覆盖范围太小，以致沟道内形成电子流或空穴流时，电阻过大；但减薄该侧墙，形成大的覆盖范围的硅化物时，又会造成源区与漏区出现漏电现象。本发明人分析了上述问题的产生原因，提出一种既可以减小接触电阻，又不会造成源区与漏区漏电现象的MOS结构及其制作方法，具体地，通过在半导体衬底内形成开口，在该开口内形成栅极绝缘层及部分栅极，降低了现有的MOS器件结构的沟道区，使得在源区与漏区形成的浅结能够变深，因而，避免了之后形成的金属硅化物接触不会因为浅结太浅而大部分甚至全部形成了金属硅化物，进而避免了该金属硅化物电导通源区与漏区，不会造成漏电现象；同时，由于浅结变深，只在浅结的表层形成了金属硅化物，也不需要为了避免漏电而使用厚的侧墙来分别隔开源区与栅极、漏区与栅极。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。由于重在说明本发明的原理，因此，未按比例制图。
图2是本发明提供的MOS器件的形成方法的流程图。图3至图10是按照图2流程形成的MOS器件的中间结构及最终结构示意图。以下结合图3至图10对图2的MOS器件形成方法做详细说明。
参照图2，首先，执行S10，提供半导体衬底20，其截面示意图如图3所示；该半导体衬底20至少包括三个区域，其中，第一区域I用于形成栅极区，与第一区域I相邻的第二区域II、第三区域III分别用于形成源区与漏区。本实施例中，半导体衬底20为硅，也可以根据需要选择锗。
接着，仍参照图2，执行S15，刻蚀所述第一区域I的半导体衬底20形成开口23，在所述开口23内形成栅极绝缘层24，之后形成部分位于所述开口23内的栅极层25，所形成结构的截面示意图如图7所示。
本步骤在具体执行过程中，包括以下步骤S151-S155。
执行S151，在所述半导体衬底20上依次形成第一介电层21与第二介电层22，形成结构截面示意图如图4所示。其中，所述第一介电层21与所述第二介电层22材质不同。本实施例中，所述第一介电层21材质为二氧化硅，所述第二介电层22材质为氮化硅，第一介电层21可以提高第二介电层22在半导体衬底20上的附着力。其它实施例中，也可以根据需要选择各自材质。
执行S152，在所述第二介电层22上定义出栅极区域，去除所述栅极区域的所述第二介电层22、所述第一介电层21及部分半导体衬底20形成开口23，形成结构截面示意图如图5所示。本步骤可以采用光刻、刻蚀法。所述光刻是将掩膜板图案转移至第二介电层22上栅极区域的光刻胶上，形成图案化的掩膜。所述刻蚀是以该图案化的掩膜为模板，继续刻蚀第一介电层21与第二介电层22形成开口23。该两方法都为半导体常用工艺。
执行S153，参照图6，淀积栅极绝缘材质形成栅极绝缘层24，所述栅极绝缘材质未填满所述开口23。
本步骤中的淀积可以为物理气相沉积(PVD)，工艺可以采用现有的工艺。淀积之后，还进行去除第一介电层21与第二介电层22位于开口23内的侧壁的栅极绝缘层24。该去除步骤可以采用干法刻蚀。
执行S154，淀积栅极材质形成栅极层25，所述栅极材质填满所述开口23，去除开口23外的所述栅极绝缘材质及栅极材质，形成结构截面示意图仍参照图6所示。本步骤中的淀积也可以为物理气相沉积(PVD)，工艺可以采用现有的工艺，去除开口23外的多余材质可以采用化学机械研磨(CMP)工艺，在该研磨过程中，硬度较大的第二介电层22可以起终止层的作用。可以理解的是，CMP工艺易于控制时，该第二介电层22也可以省略，在步骤S151中，只需形成一层第一介电层21即可。
执行S155，去除所述第二区域II与第三区域III的第一介电层21及第二介电层22，所形成结构的截面示意图如图7所示。本步骤中，第二介电层22材质为氮化硅，去除方法可以采用磷酸，优选热磷酸。第一介电层21材质为二氧化硅，去除方法可以采用氢氟酸。
然后，继续参照图2，执行S20，在所述第二区域II、第三区域III分别进行不同深度掺杂，形成均具有深结与浅结的源区26与漏区27，形成结构截面示意图如图9所示。
本步骤在具体执行过程中，包括以下步骤S201-S205。
执行步骤S201，参考图8，在暴露在半导体衬底20外的栅极层25两侧形成第一侧墙28。本步骤中，第一侧墙28材质为氮化硅，形成方法可以为沉积材料层后刻蚀。
执行步骤S202，继续参考图8，对所述第二区域II与所述第三区域III进行离子注入形成深结。具体实施过程中，该深结形成过程中为重离子掺杂，即：离子注入浓度较大。该离子注入类型可以根据需要形成的器件为NMOS还是PMOS决定。具体的离子注入能量或深度可以由步骤S15中的开口23形成的深度匹配，但至少在半导体衬底20内的深度比栅极绝缘层24深度要深，该MOS器件形成后，处于工作状态时，在该层24下方或者外围的沟道区能形成载流子通道。
执行步骤S203，去除所述第一侧墙28。本步骤中，第一侧墙28材质为氮化硅，去除方法可以采用热磷酸。
执行步骤S204，参考图9，在所述栅极层25两侧形成第二侧墙29，所述第二侧墙29厚度小于所述第一侧墙18厚度。本步骤中，第二侧墙29材质为二氧化硅，形成方法可以为回蚀。
执行步骤S205，继续参考图9，对所述第二区域II与所述第三区域III进行离子注入形成浅结。在具体实施过程中，该浅结形成过程中为轻离子掺杂，即：离子注入浓度较小。与深结形成步骤类似，本步骤中的离子注入类型可以根据需要形成的器件为NMOS还是PMOS决定。离子注入能量或深度可以由步骤S15中的开口23形成的深度匹配。本领域公知的是，浅结的注入深度小于深结的注入深度。
需要说明的是，本步骤S20中也可以先形成浅结后再形成深结。但在步骤S25进行之前，覆盖在栅极层25两侧的侧壁需要薄，以在源区26与漏区27形成大范围的金属硅化物接触。
然后执行S25，参照图2，在栅极层25形成金属硅化物栅、在源区26与漏区27形成金属硅化物接触，形成结构截面示意图如图10所示。
本步骤在具体执行过程中，包括以下步骤S251-S252。
执行S251，在所述栅极层25、源区26与漏区27淀积金属层(未图示)。
本实施例中，金属层材质可以为钛、锂、钙、镁、铁中的至少一种，也可以采用现有技术中形成金属硅化物所用的材质。
执行S252，高温下，所述栅极层材质、源区材质与漏区材质分别与其上的金属层反应形成金属硅化物。
本步骤可以参照现有的自对准硅化过程，为本领域内公知技术，在此不再赘述。
经过上述步骤，形成的MOS器件的截面结构如图10所示，该器件包括：位于半导体衬底20内的栅极绝缘层24、部分位于所述半导体衬底20内的栅极及所述栅极两侧的源区26与漏区27；其中，所述栅极为金属硅化物栅(见图10中的阴影区域)，源区与漏区各自的浅结与深结形成有金属硅化物接触(见图10中的阴影区域)，所述金属硅化物接触材质为硅化钛、硅化锂、硅化钙、镁硅化、硅化铁中的至少一种。
由图10所示结构可以看出，本实施例提供的MOS器件的制作方法形成的MOS器件，其半导体衬底20内的栅极的两侧及底部的栅极绝缘层24为一次工艺形成，在具体实施过程中，该两侧的及底部的绝缘层24也可以分步形成，此种工艺制作的MOS器件半导体衬底20内的栅极两侧的栅极绝缘层24、栅极底部的栅极绝缘层24可以为不同材质，功能满足可以起绝缘作用即可。
本发明人发现，位于所述半导体衬底内的栅极的高度范围为5～100nm时，形成的MOS器件，在源区、漏区且不会出现漏电现象前提下，接触电阻可以达到最小。
综上所述，与现有技术相比，本发明具有以下优点：通过在半导体衬底内形成开口，在该开口内形成栅极绝缘层及部分栅极，降低了现有的MOS器件结构的沟道区，使得在源区与漏区形成的浅结能够变深，因而，避免了之后形成的金属硅化物接触不会因为浅结太浅而大部分甚至全部形成了金属硅化物，进而避免了该金属硅化物电导通源区与漏区，不会造成漏电现象；同时，由于浅结变深，只在浅结的表层形成了金属硅化物，也不需要为了避免漏电而使用厚的侧墙来分别隔开源区与栅极、漏区与栅极。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种MOS器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底至少包括三个区域，其中，第一区域用于形成栅极区，与第一区域相邻的第二区域、第三区域分别用于形成源区与漏区；
刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层；
在所述第二区域、第三区域分别进行不同深度的掺杂，形成均具有深结与浅结的源区与漏区；
在所述栅极层形成金属硅化物栅，源区与漏区形成金属硅化物接触。
2.根据权利要求1所述的MOS器件的形成方法，其特征在于，刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层步骤包括：
在所述半导体衬底上形成第一介电层；
在所述第一介电层上定义出栅极区域；去除所述栅极区域的所述第一介电层及部分半导体衬底形成所述开口；
淀积栅极绝缘材质形成栅极绝缘层，所述栅极绝缘材质未填满所述开口；
淀积栅极材质形成栅极层，所述栅极材质填满所述开口，去除开口外的所述栅极绝缘材质及栅极材质；
去除所述第二区域与第三区域的第一介电层。
3.根据权利要求1所述的MOS器件的形成方法，其特征在于，刻蚀所述第一区域的半导体衬底形成开口，在所述开口内形成栅极绝缘层，之后形成部分位于所述开口内的栅极层步骤包括：
在所述半导体衬底上依次形成第一介电层与第二介电层，所述第一介电层与所述第二介电层材质不同；
在所述第二介电层上定义出栅极区域；去除所述栅极区域的所述第二介电层、所述第一介电层及部分半导体衬底形成所述开口；淀积栅极绝缘材质形成栅极绝缘层，所述栅极绝缘材质未填满所述开口；
淀积栅极材质形成栅极层，所述栅极材质填满所述开口，去除开口外的所述栅极绝缘材质及栅极材质；
去除所述第二区域与第三区域的第一介电层及第二介电层。
4.根据权利要求1所述的MOS器件的形成方法，其特征在于，在所述第二区域、第三区域分别进行不同深度的掺杂，形成均具有深结与浅结的源区与漏区步骤包括：
在所述栅极层两侧形成第一侧墙；
对所述第二区域与所述第三区域进行离子注入形成深结；
去除所述第一侧墙；
在所述栅极层两侧形成第二侧墙，所述第二侧墙厚度小于所述第一侧墙；
对所述第二区域与所述第三区域进行离子注入形成浅结。
5.根据权利要求1所述的MOS器件的形成方法，其特征在于，在所述栅极层形成金属硅化物栅，源区与漏区形成金属硅化物接触步骤包括：
在所述栅极层、源区与漏区淀积金属层；
高温下，所述栅极层材质、源区材质与漏区材质分别与其上的金属层反应形成金属硅化物。
6.根据权利要求5所述的MOS器件的形成方法，其特征在于，所述半导体衬底为硅，所述金属层材质为钛、锂、钙、镁、铁中的至少一种。
7.根据权利要求2所述的MOS器件的形成方法，其特征在于，所述第一介电层材质为二氧化硅。
8.根据权利要求3所述的MOS器件的形成方法，其特征在于，所述第一介电层材质为二氧化硅，所述第二介电层材质为氮化硅，去除开口外的所述栅极绝缘材质及栅极材质步骤中，所述去除方法为CMP。
9.根据权利要求4所述的MOS器件的形成方法，其特征在于，所述第一侧墙材质为氮化硅，所述第二侧墙材质为二氧化硅。
10.一种MOS器件，其特征在于，包括：位于半导体衬底内的栅极绝缘层、部分位于所述半导体衬底内的栅极及所述栅极两侧的源区与漏区；其中，所述栅极为金属硅化物栅，源区与漏区各自的浅结与深结形成有金属硅化物接触。
11.根据权利要求10所述的MOS器件，其特征在于，所述半导体衬底内的栅极的两侧与其底部的所述栅极绝缘层材质相同。
12.根据权利要求10所述的MOS器件，其特征在于，所述金属硅化物接触材质为硅化钛、硅化锂、硅化钙、镁硅化、硅化铁中的至少一种。
13.根据权利要求10所述的MOS器件，其特征在于，位于所述半导体衬底内的栅极的高度范围为5～100nm。
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