CN116403908A - 半导体结构的制造方法及半导体结构 - Google Patents

半导体结构的制造方法及半导体结构 Download PDF

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Abstract

本公开实施例提供一种半导体结构的制造方法及半导体结构，半导体结构的制造方法包括：提供基底，基底包括栅极区以及位于栅极区相对两侧的轻掺杂区；在基底中形成初始轻掺杂部，初始轻掺杂部位于栅极区以及轻掺杂区，初始轻掺杂部内具有第一掺杂离子，第一掺杂离子的掺杂类型为N型或者P型；在基底上形成具有第一开口的第一掩膜层，第一开口露出位于栅极区的初始轻掺杂部；以第一掩膜层为掩膜，去除栅极区中的初始轻掺杂部，保留轻掺杂区中的初始轻掺杂部作为轻掺杂部；去除第一掩膜层；形成栅极，栅极位于相邻的轻掺杂部之间，且栅极与轻掺杂部的侧壁相接触。本公开实施例至少有利于提高形成的半导体结构的电学性能。

Description

半导体结构的制造方法及半导体结构
技术领域
本公开实施例涉及半导体制造技术领域，特别涉及一种半导体结构的制造方法及半导体结构。
背景技术
随着半导体器件集成度的不断提高，晶体管的特征尺寸逐渐减小，晶体管的沟道的长度也逐渐减小，短沟道效应(shot channel effect)更容易发生，且容易形成热载流子注入效应(hot carrier injection，HCI)，而短沟道效应和热载流子注入效应会导致晶体管的提前开启。
为了改善上述问题，目前采用的方法为在形成源漏掺杂区之前，采用轻掺杂(lightly doped drain，LDD)离子注入形成轻掺杂区，以提高晶体管的阈值电压并有效控制晶体管的短沟道效应和热载流子注入效应。
发明内容
本公开实施例提供一种半导体结构的制造方法及半导体结构，至少有利于提高形成的半导体结构的电学性能。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，包括：提供基底，所述基底包括栅极区以及位于所述栅极区相对两侧的轻掺杂区；在所述基底中形成初始轻掺杂部，所述初始轻掺杂部位于所述栅极区以及所述轻掺杂区，所述初始轻掺杂部内具有第一掺杂离子，所述第一掺杂离子的掺杂类型为N型或者P型；在所述基底上形成具有第一开口的第一掩膜层，所述第一开口露出位于所述栅极区的所述初始轻掺杂部；以所述第一掩膜层为掩膜，去除所述栅极区中的所述初始轻掺杂部，保留所述轻掺杂区中的所述初始轻掺杂部作为轻掺杂部；去除所述第一掩膜层；形成栅极，所述栅极位于相邻的所述轻掺杂部之间，且所述栅极与所述轻掺杂部的侧壁相接触。
在一些实施例中，所述基底还包括重掺杂区，所述重掺杂区与所述轻掺杂区相邻接，且位于所述轻掺杂区远离所述栅极区的一侧；形成所述初始轻掺杂部的步骤包括：在所述基底上形成具有第二开口的第二掩膜层，所述第二掩膜层至少位于所述重掺杂区上，且所述第二开口露出所述栅极区以及所述轻掺杂区；对所述栅极区以及所述轻掺杂区进行第一掺杂处理，以形成所述初始轻掺杂部；去除所述第二掩膜层。
在一些实施例中，所述基底还包括重掺杂区，所述重掺杂区与所述轻掺杂区相邻接，且位于所述轻掺杂区远离所述栅极区的一侧；形成所述初始轻掺杂部的步骤包括：对所述栅极区、所述轻掺杂区以及所述重掺杂区进行第一掺杂处理，以形成所述初始轻掺杂部。
在一些实施例中，形成所述轻掺杂部的步骤包括：刻蚀去除所述栅极区中的所述初始轻掺杂部之后，继续向下刻蚀以去除部分厚度的所述基底，以形成位于所述栅极区内的凹槽，其中，所述栅极至少位于所述凹槽内。
在一些实施例中，形成所述初始轻掺杂部的步骤还包括：在进行所述第一掺杂处理之前，对待形成所述初始轻掺杂部的区域进行第二掺杂处理，以向待形成所述初始轻掺杂部的区域内掺杂阻挡元素，所述阻挡元素用于阻挡所述第一掺杂离子扩散；在进行所述第一掺杂处理之后，对形成的初始轻掺杂部进行晕环注入，以形成包裹所述初始轻掺杂部的初始晕环部。
在一些实施例中，还包括：形成覆盖所述栅极以及所述基底的侧墙，位于所述栅极侧壁的所述侧墙覆盖所述轻掺杂部；去除位于所述栅极侧壁及顶部以外的所述侧墙，以露出所述重掺杂区；在所述重掺杂区形成重掺杂部，所述重掺杂部与邻近所述重掺杂部的所述轻掺杂部具有相同的掺杂离子。
在一些实施例中，所述基底具有第一区，所述第一区包括第一栅极区以及位于所述第一栅极区相对两侧的第一轻掺杂区，其中，所述栅极区包括所述第一栅极区，所述轻掺杂区包括所述第一轻掺杂区；形成所述初始轻掺杂部的步骤包括：在所述第一区中形成第一初始轻掺杂部，所述第一初始轻掺杂部位于所述第一栅极区和所述第一轻掺杂区中，所述初始轻掺杂部包括所述第一初始轻掺杂部；在所述基底上形成具有第一开口的第一掩膜层的步骤中，所述第一开口露出位于所述第一栅极区的所述第一初始轻掺杂部；以所述第一掩膜层为掩膜，去除所述栅极区中的所述初始轻掺杂部的步骤，包括：去除位于所述第一栅极区的所述第一初始轻掺杂部，保留位于所述第一轻掺杂区的所述第一初始轻掺杂部作为第一轻掺杂部，所述轻掺杂部包括所述第一轻掺杂部。
在一些实施例中，所述基底具有第一区、第二区以及隔离所述第一区与所述第二区的隔离结构，其中，所述第一区包括第一栅极区以及位于所述第一栅极区相对两侧的第一轻掺杂区，所述第二区包括第二栅极区以及位于所述第二栅极区相对两侧的第二轻掺杂区，所述栅极区包括所述第一栅极区和所述第二栅极区，所述轻掺杂区包括所述第一轻掺杂区和所述第二轻掺杂区；形成所述初始轻掺杂部的步骤包括：在所述第一区中形成第一初始轻掺杂部，所述第一初始轻掺杂部位于所述第一栅极区和所述第一轻掺杂区，所述初始轻掺杂部包括所述第一初始轻掺杂部；在所述第二区中形成第二初始轻掺杂部，所述第二初始轻掺杂部位于所述第二栅极区和所述第二轻掺杂区中，所述初始轻掺杂部包括所述第二初始轻掺杂部，其中，所述第一初始轻掺杂部的掺杂离子的掺杂类型与所述第二初始轻掺杂部的掺杂离子的掺杂类型相反；在所述基底上形成具有第一开口的第一掩膜层的步骤中，所述第一开口露出位于所述第一栅极区的所述第一初始轻掺杂部，且还露出位于所述第二栅极区的所述第二初始轻掺杂部；以所述第一掩膜层为掩膜，去除所述栅极区中的所述初始轻掺杂部的步骤，包括：去除位于所述第一栅极区的所述第一初始轻掺杂部、以及位于所述第二栅极区的所述第二初始轻掺杂部，保留位于所述第一轻掺杂区的所述第一初始轻掺杂部作为第一轻掺杂部，保留位于所述第二轻掺杂区的所述第二初始轻掺杂部作为第二轻掺杂部，所述轻掺杂部包括所述第一轻掺杂部和所述第二轻掺杂部。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：基底；轻掺杂部，所述轻掺杂部位于所述基底中，所述轻掺杂部内具有第一掺杂离子，所述第一掺杂离子的掺杂类型为N型或者P型；栅极，所述栅极位于所述基底上，且位于相邻所述轻掺杂部之间，所述栅极与所述轻掺杂部的侧壁相接触。
在一些实施例中，所述栅极的底面低于所述轻掺杂部的底面。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构的制造方法，首先在栅极区和轻掺杂区中形成初始轻掺杂部，然后形成具有第一开口的第一掩膜层，第一开口露出栅极区的初始轻掺杂部，通过以第一掩膜层为掩膜，去除栅极区的初始轻掺杂部，并保留位于轻掺杂区的初始轻掺杂部，位于轻掺杂区的初始轻掺杂部构成轻掺杂部，再于相邻轻掺杂部之间形成栅极，且栅极与轻掺杂部的侧壁相接触；可以理解的是，相关技术中，首先在基底正面形成栅极，并在栅极侧壁形成偏移侧墙，偏移侧墙用于保护栅极和定义轻掺杂区，然后以偏移侧墙和栅极为掩膜，对基底进行掺杂处理以形成轻掺杂部，轻掺杂部位于栅极两侧并靠近栅极设置，然而，为获得具有期望尺寸的侧墙，在制造偏移侧墙的步骤中，需采用刻蚀工艺进行处理，刻蚀工艺易侵蚀与侧墙邻近的基底；相较于相关技术，本公开实施例无需通过形成侧墙来保护栅极和定义轻掺杂区，一方面，能够降低制造轻掺杂部过程中对基底的侵蚀，降低由于基底被侵蚀而导致器件漏电的可能性，有利于提高形成的半导体结构的电学性能；另一方面，在形成栅极和轻掺杂部之后，还需在栅极侧壁的偏移侧墙上形成主侧墙，主侧墙用于定义重掺杂区，然后以主侧墙、偏移侧墙和栅极为掩膜对基底进行掺杂处理形成重掺杂部，本公开实施例提供的半导体结构的制造方法无需在栅极侧壁形成偏移侧墙，相邻栅极之间的间距增大，较大的间距有利于降低通过刻蚀工艺处理以获得具有期望尺寸的主侧墙的难度，能够提高形成主侧墙的尺寸精度，从而有利于控制形成的重掺杂部的尺寸。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图6为本公开一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图；
图7至图20为本公开一实施例提供的另一种半导体结构的制造方法各步骤对应的结构示意图；
图21为本公开另一实施例提供的一种半导体结构的结构示意图；
图22为本公开另一实施例提供的另一种半导体结构的结构示意图。
具体实施方式
由背景技术可知，目前形成轻掺杂部的方式有待改善。
本公开实施例提供一种半导体结构的制造方法，首先在栅极区以及轻掺杂区中形成初始轻掺杂部，然后形成具有第一开口的第一掩膜层，第一开口露出栅极区的初始轻掺杂部，通过以第一掩膜层为掩膜，去除栅极区的初始轻掺杂部，并保留位于轻掺杂区的初始轻掺杂部构成轻掺杂部，再于相邻轻掺杂部之间形成栅极，且栅极与轻掺杂部的侧壁相接触；可以理解的是，相关技术中，首先在基底正面形成栅极，并在栅极侧壁形成偏移侧墙，偏移侧墙用于保护栅极和定义轻掺杂区，然后以偏移侧墙和栅极为掩膜，对基底进行掺杂处理以形成轻掺杂部，轻掺杂部位于栅极两侧并靠近栅极设置，然而，为获得具有期望尺寸的侧墙，在制造偏移侧墙的步骤中，需采用刻蚀工艺进行处理，刻蚀工艺易侵蚀有侧墙邻近的基底；相较于相关技术，本公开实施例无需通过形成侧墙来保护栅极和定义轻掺杂区，一方面，无需为获得具有期望尺寸的偏移侧墙而进行刻蚀工艺，能够降低制造轻掺杂部过程中对基底的侵蚀，降低由于基底被侵蚀而导致器件漏电的可能性，有利于提高形成的半导体结构的电学性能；另一方面，在形成栅极和轻掺杂部之后，还需在栅极侧壁的偏移侧墙上形成主侧墙，主侧墙用于定义重掺杂区，然后以主侧墙、偏移侧墙和栅极为掩膜对基底进行掺杂处理在栅极两侧形成重掺杂部，本公开实施例提供的半导体结构的制造方法无需在栅极侧壁形成偏移侧墙，相邻栅极之间的间距增大，较大的间距有利于降低通过刻蚀工艺处理以获得具有期望尺寸的主侧墙的难度，能够提高形成主侧墙的尺寸精度，从而有利于控制形成的重掺杂部的尺寸。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图1至图6为本公开一实施例提供的一种半导体结构的制造方法各步骤对应的结构示意图；图7至图17为本公开一实施例提供的另一种半导体结构的制造方法各步骤对应的结构示意图，以下将结合附图对本公开实施例进行更为详细的说明。
参考图1，提供基底100，基底100包括栅极区以及位于栅极区相对两侧的轻掺杂区。
基底100的材料包括基本半导体、化合物半导体或者合金半导体。例如，基本半导体可以包括锗、硅；化合物半导体可以包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或III-V族半导体材料等；合金半导体可以包括硅锗、碳化硅锗、锗锡、硅锗锡、磷化镓砷、磷化镓铟、砷化镓铟、磷化铟镓砷、砷化铝铟、和/或砷化铝镓等。在一些实施例中，基底100还可以是绝缘体上硅结构、绝缘体上锗硅结构、绝缘体上锗结构或者其组合。
在一些实施例中，基底100还包括重掺杂区13，重掺杂区13与轻掺杂区相邻接，且位于轻掺杂区远离栅极区的一侧，后续步骤将对重掺杂区13进行掺杂处理以形成重掺杂部。
参考图1，在一些实施例中，基底100可以具有第一区20，第一区20的基底100包括第一栅极区21以及位于第一栅极区21相对两侧的第一轻掺杂区22，其中，在后续步骤中将在第一栅极区21形成栅极，在后续步骤中将在第一轻掺杂区22形成轻掺杂部，栅极区包括第一栅极区21，轻掺杂区包括第一轻掺杂区22。
其中，通过对基底100中进行离子注入还形成有第一阱区300，第一阱区300可以为掺杂有P型离子的P型阱区，P型离子可以为硼离子、镓离子或铟离子，相应的，后续形成于第一区20的晶体管为NMOS管，或者，第一阱区300也可以为掺杂有N型离子的N型阱区，N型离子可以为磷离子、砷离子或者锑离子，相应的，后续形成于第一区20的晶体管为PMOS管。
参考图7，在一些实施例中，基底100可以具有第一区20、第二区30以及隔离第一区20与第二区30的隔离结构101，其中，第一区20包括第一栅极区21以及位于第一栅极区21相对两侧的第一轻掺杂区22，第二区30包括第二栅极区31以及位于第二栅极区31相对两侧的第二轻掺杂区32，在后续步骤中将在第一栅极区21以及第二栅极区31形成栅极，在后续步骤中将在第一轻掺杂区22以及第二轻掺杂区32形成轻掺杂部，栅极区包括第一栅极区21和第二栅极区31，轻掺杂区包括第一轻掺杂区22和第二轻掺杂区32。
其中，通过对第一区20的基底100进行离子注入形成有第一阱区300，通过对第二区30的基底100进行离子注入形成有第二阱区400，第一阱区300和第二阱区400分别由第一区20中的基底100和第二区30中的基底100掺杂形成，第一阱区300的掺杂离子类型和第二阱区400的掺杂离子类型可以相同也可以不同，且后续形成的晶体管的导电类型与该晶体管所在区的阱区中掺杂离子类型相反，后续形成于阱区中的轻掺杂部的掺杂离子类型与该阱区中掺杂离子类型相反。
隔离结构101的材料可以包括氧化硅、氮化硅或氮氧化硅等绝缘材料，隔离结构101用于隔离第一区20和第二区30的基底100中的有源器件。
参考图2，在基底100中形成初始轻掺杂部，初始轻掺杂部位于栅极区以及轻掺杂区，初始轻掺杂部内具有第一掺杂离子，第一掺杂离子的掺杂类型为N型或者P型，其中，初始轻掺杂部位于轻掺杂区的部分用于在后续步骤中形成轻掺杂部。
本公开实施例对形成初始轻掺杂部进行的离子注入的深度不作限定，只要保证初始轻掺杂部是在邻近基底100顶面的基底100浅层区域中形成即可。在一些实施例中，形成初始轻掺杂部进行的离子注入的深度可以为38nm～42nm，例如，深度可以为38nm、39nm、40.5nm、41.6nm或者42nm。
参考图2，以基底100具有第一区20为示例，第一区20包括第一栅极区21以及位于第一栅极区21相对两侧的第一轻掺杂区22；形成初始轻掺杂部的步骤可以包括：在基底100上形成具有第二开口103的第二掩膜层104，第二掩膜层104至少位于重掺杂区13上，第二掩膜层104用于在后续第一掺杂处理中防止第一掺杂离子注入重掺杂区13，且第二开口103露出栅极区以及轻掺杂区；对栅极区以及轻掺杂区的基底100进行第一掺杂处理，以形成初始轻掺杂部；去除第二掩膜层104。
其中，在形成初始轻掺杂部的步骤中，在第一区20中形成第一初始轻掺杂部105，第一初始轻掺杂部105位于第一栅极区21和第一轻掺杂区22中，初始轻掺杂部包括第一初始轻掺杂部105。
第二掩膜层104的材料可以为光刻胶。
参考图7，在一些实施例中，基底100可以具有第一区20、第二区30以及隔离第一区20与第二区30的隔离结构101，其中，第一区20的基底100包括第一栅极区21以及位于第一栅极区21相对两侧的第一轻掺杂区22，第二区30的基底100包括第二栅极区31以及位于第二栅极区31相对两侧的第二轻掺杂区32。
参考图12，在一些实施例中，第一区20和第二区30待形成的晶体管的导电类型相反；形成初始轻掺杂部的步骤可以包括：在第一区20中形成第一初始轻掺杂部105，第一初始轻掺杂部105位于第一栅极区21和第一轻掺杂区22，初始轻掺杂部包括第一初始轻掺杂部105；在第二区30中形成第二初始轻掺杂部110，第二初始轻掺杂部110位于第二栅极区31和第二轻掺杂区32中，初始轻掺杂部包括第二初始轻掺杂部110，其中，第一初始轻掺杂部105的掺杂离子的掺杂类型与第二初始轻掺杂部110的掺杂类型相反。
参考图8至12，图8至图12为本公开实施例提供的一种制造初始轻掺杂部的各步骤对应的结构示意图。形成初始轻掺杂部的具体步骤可以包括：具有第三开口106的第三掩膜层107，第三掩膜层107覆盖第一区20中的重掺杂区13、第二区30以及隔离结构101，第三开口106露出第一栅极区21以及第一轻掺杂区22；对第一栅极区21及第一轻掺杂区22进行掺杂处理，以形成第一初始轻掺杂部105，此步骤中，第三掩膜层107用于避免掺杂离子注入第一区20中的重掺杂区13、第二区30及隔离结构101；去除第三掩膜层107；具有第四开口108的第四掩膜层109，第四掩膜层109覆盖第二区30中的重掺杂区13、第一区20及隔离结构101，第四开口108露出第二栅极区31以及第二轻掺杂区32；对第二栅极区31以及第二轻掺杂区32进行掺杂处理，以形成第二初始轻掺杂部110，此步骤中，第四掩膜层109用于避免掺杂离子注入第二区30中的重掺杂区13、第一区20及隔离结构101；去除第四掩膜层109。其中，第三掩膜层107的材料和第四掩膜层109的材料均可以为光刻胶。
在一些实施例中，第一区20和第二区30待形成的晶体管的导电类型相同；形成初始轻掺杂部的具体步骤可以包括：形成具有第二开口103的第二掩膜层104，第二掩膜层104覆盖第一区20和第二区30中的重掺杂区13及隔离结构101，第二开口103露出第一栅极区21、第一轻掺杂区22、第二栅极区31以及第二轻掺杂区32；对第一栅极区21、第一轻掺杂区22、第二栅极区31以及第二轻掺杂区32同步进行掺杂处理，以形成第一初始轻掺杂部105和第二初始轻掺杂部110；去除第二掩膜层104。
在一些实施例中，形成初始轻掺杂部的步骤也可以包括：对栅极区、轻掺杂区以及重掺杂区13的基底100进行第一掺杂处理，以形成初始轻掺杂部。
参考图1，在一些实施例中，基底100具有第一区20，第一区20的基底100包括第一栅极区21以及位于第一栅极区21相对两侧的第一轻掺杂区22；形成初始轻掺杂部的具体步骤包括：对第一区20进行第一掺杂处理，以形成第一初始轻掺杂部，第一初始轻掺杂部105位于第一栅极区21、第一轻掺杂区22以及第一区20的重掺杂区13中，即，不设置掩膜层，直接对基底100进行离子注入，由于同一晶体管中轻掺杂部和重掺杂部的掺杂离子类型相同，后续可直接对掺杂有第一掺杂离子的重掺杂区进行离子注入形成重掺杂部，如此，减少了形成掩膜层和去除掩膜层的工序，有利于提高制造半导体结构的效率，且有利于降低后续形成重掺杂部的成本。
参考图7，在一些实施例中，基底100具有第一区20、第二区30以及隔离第一区20与第二区30的隔离结构101，其中，第一区20的基底100包括第一栅极区21以及位于第一栅极区21相对两侧的第一轻掺杂区22，第二区30的基底100包括第二栅极区31以及位于第二栅极区31相对两侧的第二轻掺杂区32。
参考图13至图14，图13至图14为本公开实施例提供的另一种制造初始轻掺杂部的各步骤对应的结构示意图。形成初始轻掺杂部的具体步骤可以包括：形成具有第三开口106的第三掩膜层107，第三掩膜层107覆盖第二区30以及隔离结构101，第三开口106露出第一区20；对第一区20进行掺杂处理，以形成第一初始轻掺杂部105；去除第三掩膜层107；形成具有第四开口108的第四掩膜层109，第四掩膜层109覆盖第一区20以及隔离结构101，第四开口108露出第二区30；对第二区30进行掺杂处理，以形成第二初始轻掺杂部110；去除第四掩膜层109。如此，第三开口106完全露出第一区20，形成的第三掩膜层107无需覆盖第一区20的重掺杂区13，在沿第一区20朝向第二区30的方向上，第三掩膜层107的宽度较大，有利于降低形成具有期望尺寸的第三掩膜层107的工艺难度，第四开口108完全露出第二区30，形成的第四掩膜层109无需覆盖第二区30的重掺杂区13，在沿第一区20朝向第二区30的方向上，第四掩膜层109的宽度较大，有利于降低形成具有期望尺寸的第四掩膜层109的工艺难度。
在一些实施例中，第一区20和第二区30待形成的晶体管的导电类型相同，则第一区20和第二区30中的初始轻掺杂部的掺杂离子类型相同；形成初始轻掺杂部的步骤可以包括：对第一区20以及第二区30进行掺杂处理，以形成位于第一区20和第二区30中的初始轻掺杂部，如此，无需形成覆盖重掺杂区13的掩膜层，减少了形成掩膜层和去除掩膜层的工序，有利于提高制造半导体结构的效率，且有利于降低后续形成重掺杂部的成本。
在一些实施例中，在形成初始轻掺杂部的步骤还可以包括：在进行第一掺杂处理之前，对待形成初始轻掺杂部的区域进行第二掺杂处理，以向待形成初始轻掺杂部的区域内掺杂阻挡元素，阻挡元素用于阻挡第一掺杂离子扩散。
其中，阻挡元素可以包括碳元素，掺杂的碳元素会填充基底材料的晶格结构中的间隙和晶格空位，以抑制后续掺杂的第一掺杂离子的扩散，如此，有利于形成较浅的初始轻掺杂部，且能够抑制第一掺杂离子向晶体管的沟道区域的扩散，抑制热载流子注入效应，有利于提高形成的半导体结构的电学性能。在一些实施例中，掺杂元素也可以为氮元素或者氟元素，通过掺杂有氮元素或者氟元素也能够抑制后续掺杂的第一掺杂离子的扩散，有利于形成较浅的初始轻掺杂部，且能够抑制第一掺杂离子向晶体管的沟道区域的扩散，抑制热载流子注入效应，有利于提高形成的半导体结构的电学性能。
可以理解的是，随着半导体结构的尺寸微缩，晶体管的尺寸也随之微缩，这会导致晶体管的源、漏极之间的耗尽区相互靠近，致使源、漏极之间的势垒高度降低，形成亚阈值漏电流。在一些实施例中，在进行第一掺杂处理之后，还对形成的初始轻掺杂部进行晕环注入，以形成包裹初始轻掺杂部的初始晕环部，初始晕环部的掺杂离子类型与初始轻掺杂部的掺杂离子类型相反，以通过设置有掺杂离子类型与初始轻掺杂部相反的初始晕环部，降低后续形成的晶体管的亚阈值漏电流，有利于提高形成的半导体结构的电学性能。例如，初始轻掺杂部可以掺杂有P型离子，P型离子可以为硼离子、镓离子或铟离子，则初始晕环部可以掺杂有N型离子，N型离子可以为磷离子、砷离子或者锑离子。
其中，参考图2，基底100包括第一区20，第一区20中形成有第一初始轻掺杂部105，还形成包裹第一初始亲掺杂部105的第一初始晕环部121，初始晕环部包括第一初始晕环部121，第一初始晕环部121的掺杂离子类型与第一初始轻掺杂部105的掺杂离子类型相反。
参考图12，基底100包括第一区20和第二区30，第一区20中形成有第一初始轻掺杂部105，第二区30中形成有第二初始轻掺杂部110，还分别形成包裹第一初始轻掺杂部105的第一初始晕环部121、包裹第二初始轻掺杂部110的第二初始晕环部122，初始晕环部包括第一初始晕环部121和第二初始晕环部122，其中，第一初始晕环部121的掺杂离子类型与第一初始轻掺杂部105的掺杂离子类型相反，第二初始晕环部122的掺杂离子类型与第二初始轻掺杂部110的掺杂离子类型相反。
参考图3，在基底100上形成具有第一开口111的第一掩膜层112，第一开口111露出栅极区的初始轻掺杂部，第一掩膜层112用于在后续步骤中保护不期望被去除的初始轻掺杂部，第一开口111定位后续步骤需去除的初始轻掺杂部所在区域。
第一掩膜层112的材料可以为光刻胶。
参考图3，在一些实施例中，基底100可以包括第一区20，第一区20包括第一栅极区21第一轻掺杂区22及重掺杂区13，前述步骤至少在第一轻掺杂区22和第一栅极区21形成有第一初始轻掺杂部105；在形成第一掩膜层112的步骤中，第一掩膜层112覆盖重掺杂部126，第一开口111露出第一栅极区21的第一初始轻掺杂部105。
参考图15，在一些实施例中，基底100具有第一区20、第二区30以及隔离结构101，第一区20包括第一栅极区21、第一轻掺杂区22及重掺杂区13，第二区30包括第二栅极区31、第二轻掺杂区32及重掺杂区13，其中，前述步骤至少在第一栅极区21和第一轻掺杂区22形成有第一初始轻掺杂部105，且至少在第二栅极区31和第二轻掺杂区32形成有第二初始轻掺杂部110；在形成第一掩膜层112的步骤中，第一开口111露出第一栅极区21的第一初始轻掺杂部105，且还露出第二栅极区31的第二初始轻掺杂部110。
参考图4及图16，以第一掩膜层112为掩膜，去除栅极区中的初始轻掺杂部，保留轻掺杂区中的初始轻掺杂部作为轻掺杂部115。
可以理解的是，相关技术中，首先在基底上形成栅极，并在栅极侧壁形成偏移侧墙，偏移侧墙用于保护栅极和定义轻掺杂区，且为获得具有期望尺寸的偏移侧墙，在制造偏移侧墙的步骤中需用到刻蚀工艺，刻蚀工艺可能会侵蚀邻近偏移侧墙的基底，进而可能导致总成的半导体结构发生漏电，然后以偏移侧墙和栅极为掩膜，对基底进行掺杂处理以形成轻掺杂部，轻掺杂部位于栅极两侧并靠近栅极设置；相较于相关技术，本公开实施例提供的半导体结构的制造方法，在形成轻掺杂部115的过程中，无需先形成栅极以及覆盖栅极侧壁的偏移侧墙，从而无需进行制造偏移侧墙所需的刻蚀工艺步骤，能够减少对基底的侵蚀，从而有利于降低形成的半导体结构漏电的可能性。
相较于相关技术，本公开实施例提供的半导体结构的制造方法中，由于无需先形成侧墙以辅助轻掺杂部115的制造，在垂直于基底100与第一掩膜层112接触的面方向上，基底100受侵蚀的深度至少可以降低1.5nm～3nm，例如，受侵蚀的深度可以降低1.5nm、1.9nm、2.4nm、2.8nm或者3nm，通过降低对基底100的侵蚀量，能够降低由于基底100受侵蚀而使半导体结构漏电的可能性。
可以理解的是，由于栅极区中的初始轻掺杂部被去除，剩余栅极区的顶面要低于基底100其余区的顶面，为保证栅极区的初始轻掺杂部被完全去除，在一些实施例中，形成轻掺杂部115的工艺步骤可以包括：刻蚀去除栅极区的初始轻掺杂部之后，还继续向下刻蚀去除部分厚度的基底100，以形成位于栅极区的基底100内的凹槽116，后续形成的栅极至少位于凹槽116内，通过在去除栅极区的初始轻掺杂部后继续刻蚀部分厚度的基底100，以保证栅极区中的初始轻掺杂部被完全去除。
本公开实施例对形成凹槽的尺寸不作限定，只要保证栅极区中的初始轻掺杂部是被完全去除即可。在一些实施例中，在垂直于基底100与第一掩膜层112接触的面的方向上，凹槽116的深度可以为38nm～42nm，例如，深度可以为38nm、39.6nm、40.3nm、41.5nm或者42nm。在一些实施例中，在去除栅极区的初始轻掺杂部后，还向下刻蚀去除的基底100的厚度范围可以为8nm～12nm，例如，厚度可以为8nm、9.3nm、10.7nm、11.3nm或者12nm，也即，后续形成的栅极的底面与轻掺杂部115底面之间的距离为8nm～12nm，在此数值范围内，需刻蚀去除的基底100厚度较适中，刻蚀工艺难度较低，便于控制刻蚀精度。
在一些实施例中，在去除栅极区中的初始轻掺杂部的步骤中，还去除栅极区中的初始晕环部，剩余轻掺杂区中的初始晕环部构成晕环部123。
参考图4，在一些实施例中，基底100可以包括第一区20，第一区20包括第一栅极区21、第一轻掺杂区22及重掺杂区13，经由前述步骤处理后在第一栅极区21和第一轻掺杂区22形成有轻掺杂部115，且还形成有第一掩膜层112，第一掩膜层112的第一开口111露出位于第一栅极区21的第一初始轻掺杂部105；在以第一掩膜层112为掩膜，去除栅极区的初始轻掺杂部的步骤可以包括：去除第一栅极区21的第一初始轻掺杂部105，保留位于第一轻掺杂区22的第一初始轻掺杂部105作为第一轻掺杂部113，轻掺杂部115包括第一轻掺杂部113。
在一些实施例中，在去除第一栅极区21的第一初始轻掺杂部105的步骤中，还可以去除前述步骤形成于第一栅极区21中的第一初始晕环部121，剩余位于第一轻掺杂区22中的第一初始晕环部为晕环部123。
参考图16，在一些实施例中，基底100具有第一区20、第二区30以及隔离结构101，第一区20包括第一栅极区21、第一轻掺杂区22及重掺杂区13，第二区30包括第二栅极区31、第二轻掺杂区32及重掺杂区13，经前述步骤处理至少在第一栅极区21和第一轻掺杂区22形成有第一初始轻掺杂部105，且至少在第二栅极区31和第二轻掺杂区32形成有第二初始轻掺杂部110，且还形成有第一掩膜层112，第一掩膜层112的第一开口111露出第一栅极区21的第一初始轻掺杂部105，且还露出第二栅极区31的第二初始轻掺杂部110；在以第一掩膜层112为掩膜，去除栅极区的初始轻掺杂部的步骤可以包括：去除位于第一栅极区21的第一初始轻掺杂部105、以及位于第二栅极区31的第二初始轻掺杂部110，保留位于第一轻掺杂区22的第一初始轻掺杂部作为第一轻掺杂部113，保留位于第二轻掺杂区的第二初始轻掺杂部作为第二轻掺杂部114，轻掺杂部115包括第一轻掺杂部113和第二轻掺杂部114。
在一些实施例中，在去除第一栅极区21的第一初始轻掺杂部105和第二栅极区31的第二初始轻掺杂部110的步骤中，还可以去除前述步骤形成于第一栅极区21中的第一初始晕环部121和形成于第二栅极区31中的第二初始晕环部122，剩余位于第一轻掺杂区22和第二轻掺杂区32中的初始晕环部为晕环部。
参考图5及图17，形成栅极117，栅极117位于相邻的轻掺杂部115之间，且栅极117与轻掺杂部115的侧壁相接触。
形成栅极117的具体步骤可以包括：形成栅介电层118，栅介电层118位于栅极区的基底100上，且轻掺杂部115的侧壁与栅介电层118接触；形成栅导电层119，栅导电层119位于栅介电层118背离基底100的面上；形成绝缘层124，绝缘层124覆盖栅介电层118的顶面。
其中，栅介电层118的材料可以为介电材料，例如，栅介电层118的材料可以为氧化硅或高k介电材料，可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌或其组合；栅导电层119的材料可以为多晶硅、金属或者金属化合物等导电材料；绝缘层124的材料可以为氧化硅、氮化硅或者氮化钛。
参考图6及图20，后续步骤还可以包括：形成覆盖栅极117以及基底100的侧墙120，位于栅极117侧壁的侧墙120覆盖轻掺杂部115；去除位于栅极117侧壁及顶部以外的侧墙120，以露出重掺杂区13；在重掺杂区13形成重掺杂部126，重掺杂部126与邻近重掺杂部126的轻掺杂部115具有相同的掺杂离子。
在一些实施例中，可以在基底100中形成多个晶体管，以基底100包括第一区20和第二区30为示例，需在第一区20和第二区30中分别形成重掺杂部，重掺杂部为晶体管的源/漏极；参考图18至图19，形成侧墙120的步骤可以包括：形成初始侧墙102，初始侧墙102覆盖基底100、栅极117的侧壁及顶面；去除与基底100接触的初始侧墙，并保留栅极117侧壁和顶面的初始侧墙102作为侧墙120。可以理解的是，由于前述步骤中，先形成轻掺杂部115，然后形成栅极117，无需通过在栅极117侧壁形成侧墙以进行轻掺杂部115的制造，因而本公开实施例提供的半导体结构的制造方法，在形成重掺杂部126的步骤中，栅极侧壁只具有用于形成重掺杂部126的侧墙120，相邻栅极117侧壁上的侧墙120之间的间距增大，如此，有利于降低去除相邻栅极117之间基底100上初始侧墙120的难度，相邻栅极117之间间距增大，有利于增大侧墙120的厚度值可调控范围，便于根据重掺杂部126的工作电压需求，调节侧墙120的厚度值，以调节重掺杂部126的尺寸。
在一些实施例中，相较于相关技术，本公开实施例由于无需形成用于制造轻掺杂部115的侧墙，相较于侧壁形成有用于制造轻掺杂部115的栅极117，本公开实施例提供的半导体结构的制造方法中，相邻栅极117侧壁上的侧墙120之间的间距增大了8nm～10nm，例如，间距增大了8nm、8.6nm、9nm、9.7nm或者10nm。
在一些实施例中，侧墙120的材料可以为氧化硅或氮化硅，或者，侧墙120也可以为氧化硅和氮化硅的叠层结构。
参考图6，基底100可以具有第一区20，第一区20包括第一栅极区21、第一轻掺杂区22及重掺杂区13，第一轻掺杂区22中形成有第一轻掺杂部113，第一栅极区21中形成有栅极117；在形成重掺杂部126的步骤中，重掺杂部126形成于第一区20中的重掺杂区13中。
参考图20，基底100具有第一区20、第二区30以及隔离结构101，第一区20包括第一栅极区21、第一轻掺杂区22及重掺杂区13，第二区30包括第二栅极区31、第二轻掺杂区32及重掺杂区13，第一轻掺杂区22中形成有第一轻掺杂部113，第一栅极区21中形成有栅极117，第二轻掺杂区32中形成有第二轻掺杂部114，第二栅极区31中形成有栅极117；在形成重掺杂部126的步骤中，若第一区和第二区待形成的晶体管的导电类型相同，则同步在第一区20的重掺杂区13和第二区30的重掺杂区13中形成重掺杂部126，若第一区和第二区待形成的晶体管的导电类型不同，则形成栅极117侧壁的侧墙120后，在不同步骤中分别形成第一区20和第二区30的重掺杂部126，第一区20的重掺杂部126的掺杂离子类型与第二区30的重掺杂部126的掺杂离子类型相反。
上述实施例提供的半导体结构的制造方法，首先在基底100中形成初始轻掺杂部，初始轻掺杂部至少位于栅极区和轻掺杂区中，然后形成具有第一开口111的第一掩膜层112，第一开口露出栅极区的初始轻掺杂部，通过以第一掩膜层112为掩膜，去除栅极区中的初始轻掺杂部，保留轻掺杂区中的初始轻掺杂部作为轻掺杂部115，再于栅极区上形成栅极117，如此，相较于相关技术，本公开实施例无需先形成栅极117及栅极117侧壁的侧墙，以形成轻掺杂部115，从而能够省去用于制造侧墙所需的刻蚀工艺步骤，从而能够避免制造侧墙的刻蚀工艺步骤对基底100的侵蚀，有利于降低由于基底100受侵蚀而导致形成的半导体结构漏电的可能性，有利于提高形成的半导体结构的性能；另外，后续步骤还需在栅极117侧壁形成用于制造重掺杂部126的侧墙120，且在形成该侧墙120步骤中，需采用刻蚀工艺去除形成于相邻栅极117之间基底100上的侧墙120，由于本公开实施例提供的栅极117侧壁无用于制造轻掺杂部115的侧墙，相邻栅极117侧壁的侧墙120之间间距增大，有利于降低去除基底100上侧墙120的难度，且有利于增大侧墙120的厚度值可调控范围，便于根据重掺杂部126的工作电压需求，调节侧墙120的厚度值，以调节重掺杂部126的尺寸。
相应的，本公开另一实施例还提供一种半导体结构，本公开另一实施例提供的半导体结构可以由前述实施例提供的半导体结构的制造方法制成。以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。图21为本公开另一实施例提供的一种半导体结构对应的结构示意图，图22为本公开另一实施例提供的另一种半导体结构对应的结构示意图。
参考图21及图22，半导体结构可以包括基底100。半导体结构可以包括轻掺杂部115，轻掺杂部115位于基底100中，轻掺杂部115内具有第一掺杂离子，第一掺杂离子的掺杂类型为N型或者P型。半导体结构可以包括栅极117，栅极117位于相邻轻掺杂部115之间，且栅极117与轻掺杂部115的侧壁相接触。
可以理解的是，本公开实施例提供的半导体结构中，先形成位于基底100中的初始轻掺杂部，然后去除位于待形成栅极117的区域中的初始轻掺杂部，剩余位于待形成栅极的区域两侧的初始轻掺杂部作为轻掺杂部115，以省去相关技术中，先形成栅极117，再于栅极侧壁形成侧墙以定义轻掺杂部115区域的步骤，从而能够避免形成具有期望尺寸的侧墙需进行的刻蚀工艺，避免该刻蚀工艺对基底100的侵蚀，且将待形成栅极117区域中的初始轻掺杂部去除后，位于待形成栅极117区域两侧的轻掺杂部115的侧壁被露出，形成的栅极117结构可以与轻掺杂部115的侧壁接触。
在一些实施例中，轻掺杂部115掺杂有阻挡元素，阻挡元素用于阻挡第一掺杂离子扩散。其中，阻挡元素可以为碳元素，掺杂的碳元素会填充基底材料的晶格结构中的间隙和晶格空位，以抑制第一掺杂离子的扩散，如此，有利于形成较浅的初始轻掺杂部，且能够抑制第一掺杂离子向晶体管的沟道区域的扩散，抑制热载流子注入效应，有利于提高形成的半导体结构的电学性能。在一些实施例中，阻挡元素也可以为氮元素或者氟元素，氮元素或者氟元素也能够抑制第一掺杂离子的扩散。
由于在制造本公开实施例提供的半导体结构过程中，会在待形成栅极117的区域形成有初始轻掺杂部，为在制造待形成栅极117的凹槽过程中，完全去除待形成栅极117区域中的初始轻掺杂部，可以在去除待形成栅极117区域中的初始轻掺杂部后，还继续向下去除该区域中部分厚度的基底100。在一些实施例中，栅极117的底面低于轻掺杂部115的底面。其中，栅极117底面与轻掺杂部115之间的距离可以为8nm～12nm，例如，距离可以为8nm、9.3nm、10.7nm、11.3nm或者12nm。
栅极117可以包括：栅介电层118、栅导电层119及绝缘层124，其中，栅介电层118位于栅导电层119与基底100之间，且位于栅导电层119与轻掺杂部115之间，绝缘层124覆盖栅导电层119的顶面。
在一些实施例中，基底100还包括重掺杂部126，重掺杂部126位于轻掺杂部115远离栅极117一侧。
参考图21，在一些实施例中，基底100可以包括第一区20，第一区20中设置有第一轻掺杂部113、栅极117及重掺杂部126，其中，栅极117位于相邻第一轻掺杂部113之间，重掺杂部126位于第一轻掺杂部113远离栅极117一侧，轻掺杂部115包括第一轻掺杂部113。
第一区20还可以包括第一阱区300，第一阱区300为对基底100进行离子注入形成，第一阱区300可以为掺杂有P型离子的P型阱区，P型离子可以为硼离子、镓离子或铟离子，相应的，形成于第一区20的晶体管为NMOS管，或者，第一阱区300也可以为掺杂有N型离子的N型阱区，N型离子可以为磷离子、砷离子或者锑离子，相应的，形成于第一区20的晶体管为PMOS管。
第一轻掺杂部113的掺杂离子类型与第一阱区300的掺杂离子类型相反，在一些实施例中，第一轻掺杂部113和第一区20中的重掺杂部123可以掺杂有N型离子，第一阱区300可以为掺杂有P型离子的P型阱区，则由第一轻掺杂部113、栅极117和第一区20中的重掺杂部123构成的晶体管为NMOS管。
参考图22，在一些实施例中，基底100可以包括第一区20、第二区30及用于隔离第一区20和第二区30的隔离结构101，第一区20中设置有第一轻掺杂部113、栅极117及重掺杂部126，第二区30中设置有第二轻掺杂部114、栅极117及重掺杂部126，第一区20中，栅极117位于相邻第一轻掺杂部113之间，重掺杂部126位于第一轻掺杂部113远离栅极117一侧，第二区30中，栅极117位于相邻第二轻掺杂部114之间，重掺杂部126位于第二轻掺杂部114远离栅极117一侧。
其中，第一轻掺杂部113的掺杂离子类型可以与第二轻掺杂部114的掺杂离子类型相同，则第一区20的晶体管与第二区30的晶体管类型相同，或者，第一轻掺杂部113的掺杂离子类型可以与第二轻掺杂部114的掺杂离子类型相同，则第一区20的晶体管与第二区30的晶体管类型相同。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各种改动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括栅极区以及位于所述栅极区相对两侧的轻掺杂区；
在所述基底中形成初始轻掺杂部，所述初始轻掺杂部位于所述栅极区以及所述轻掺杂区，所述初始轻掺杂部内具有第一掺杂离子，所述第一掺杂离子的掺杂类型为N型或者P型；在所述基底上形成具有第一开口的第一掩膜层，所述第一开口露出位于所述栅极区的所述初始轻掺杂部；
以所述第一掩膜层为掩膜，去除所述栅极区中的所述初始轻掺杂部，保留所述轻掺杂区中的所述初始轻掺杂部作为轻掺杂部；
去除所述第一掩膜层；
形成栅极，所述栅极位于相邻的所述轻掺杂部之间，且所述栅极与所述轻掺杂部的侧壁相接触。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述基底还包括重掺杂区，所述重掺杂区与所述轻掺杂区相邻接，且位于所述轻掺杂区远离所述栅极区的一侧；
形成所述初始轻掺杂部的步骤包括：
在所述基底上形成具有第二开口的第二掩膜层，所述第二掩膜层至少位于所述重掺杂区上，且所述第二开口露出所述栅极区以及所述轻掺杂区；
对所述栅极区以及所述轻掺杂区进行第一掺杂处理，以形成所述初始轻掺杂部；
去除所述第二掩膜层。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述基底还包括重掺杂区，所述重掺杂区与所述轻掺杂区相邻接，且位于所述轻掺杂区远离所述栅极区的一侧；
形成所述初始轻掺杂部的步骤包括：
对所述栅极区、所述轻掺杂区以及所述重掺杂区进行第一掺杂处理，以形成所述初始轻掺杂部。
4.如权利要求1-3中任一项所述的半导体结构的制造方法，其特征在于，形成所述轻掺杂部的步骤包括：
刻蚀去除所述栅极区中的所述初始轻掺杂部之后，继续向下刻蚀以去除部分厚度的所述基底，以形成位于所述栅极区内的凹槽，其中，所述栅极至少位于所述凹槽内。
5.如权利要求2或3所述的半导体结构的制造方法，其特征在于，形成所述初始轻掺杂部的步骤还包括：
在进行所述第一掺杂处理之前，对待形成所述初始轻掺杂部的区域进行第二掺杂处理，以向待形成所述初始轻掺杂部的区域内掺杂阻挡元素，所述阻挡元素用于阻挡所述第一掺杂离子扩散；
在进行所述第一掺杂处理之后，对形成的初始轻掺杂部进行晕环注入，以形成包裹所述初始轻掺杂部的初始晕环部。
6.如权利要求2或3所述的半导体结构的制造方法，其特征在于，还包括：
形成覆盖所述栅极以及所述基底的侧墙，位于所述栅极侧壁的所述侧墙覆盖所述轻掺杂部；
去除位于所述栅极侧壁及顶部以外的所述侧墙，以露出所述重掺杂区；在所述重掺杂区形成重掺杂部，所述重掺杂部与邻近所述重掺杂部的所述轻掺杂部具有相同的掺杂离子。
7.如权利要求1-3中任一项所述的半导体结构的制造方法，其特征在于，所述基底具有第一区，所述第一区包括第一栅极区以及位于所述第一栅极区相对两侧的第一轻掺杂区，其中，所述栅极区包括所述第一栅极区，所述轻掺杂区包括所述第一轻掺杂区；
形成所述初始轻掺杂部的步骤包括：在所述第一区中形成第一初始轻掺杂部，所述第一初始轻掺杂部位于所述第一栅极区和所述第一轻掺杂区中，所述初始轻掺杂部包括所述第一初始轻掺杂部；
在所述基底上形成具有第一开口的第一掩膜层的步骤中，所述第一开口露出位于所述第一栅极区的所述第一初始轻掺杂部；
以所述第一掩膜层为掩膜，去除所述栅极区中的所述初始轻掺杂部的步骤，包括：去除位于所述第一栅极区的所述第一初始轻掺杂部，保留位于所述第一轻掺杂区的所述第一初始轻掺杂部作为第一轻掺杂部，所述轻掺杂部包括所述第一轻掺杂部。
8.如权利要求1-3中任一项所述的半导体结构的制造方法，其特征在于，所述基底具有第一区、第二区以及隔离所述第一区与所述第二区的隔离结构，其中，所述第一区包括第一栅极区以及位于所述第一栅极区相对两侧的第一轻掺杂区，所述第二区包括第二栅极区以及位于所述第二栅极区相对两侧的第二轻掺杂区，所述栅极区包括所述第一栅极区和所述第二栅极区，所述轻掺杂区包括所述第一轻掺杂区和所述第二轻掺杂区；
形成所述初始轻掺杂部的步骤包括：在所述第一区中形成第一初始轻掺杂部，所述第一初始轻掺杂部位于所述第一栅极区和所述第一轻掺杂区，所述初始轻掺杂部包括所述第一初始轻掺杂部；在所述第二区中形成第二初始轻掺杂部，所述第二初始轻掺杂部位于所述第二栅极区和所述第二轻掺杂区中，所述初始轻掺杂部包括所述第二初始轻掺杂部，其中，所述第一初始轻掺杂部的掺杂离子的掺杂类型与所述第二初始轻掺杂部的掺杂离子的掺杂类型相反；
在所述基底上形成具有第一开口的第一掩膜层的步骤中，所述第一开口露出位于所述第一栅极区的所述第一初始轻掺杂部，且还露出位于所述第二栅极区的所述第二初始轻掺杂部；
以所述第一掩膜层为掩膜，去除所述栅极区中的所述初始轻掺杂部的步骤，包括：去除位于所述第一栅极区的所述第一初始轻掺杂部、以及位于所述第二栅极区的所述第二初始轻掺杂部，保留位于所述第一轻掺杂区的所述第一初始轻掺杂部作为第一轻掺杂部，保留位于所述第二轻掺杂区的所述第二初始轻掺杂部作为第二轻掺杂部，所述轻掺杂部包括所述第一轻掺杂部和所述第二轻掺杂部。
9.一种半导体结构，其特征在于，包括：
基底；
轻掺杂部，所述轻掺杂部位于所述基底中，所述轻掺杂部内具有第一掺杂离子，所述第一掺杂离子的掺杂类型为N型或者P型；
栅极，所述栅极位于所述基底上，且位于相邻所述轻掺杂部之间，所述栅极与所述轻掺杂部的侧壁相接触。
10.如权利要求9所述的半导体结构，其特征在于，所述栅极的底面低于所述轻掺杂部的底面。
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