CN112928153A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 134
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 230000008569 process Effects 0.000 claims abstract description 95
- 238000001259 photo etching Methods 0.000 claims abstract description 13
- 229910021332 silicide Inorganic materials 0.000 claims description 71
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 71
- 239000000463 material Substances 0.000 claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 42
- 239000002184 metal Substances 0.000 claims description 42
- 230000000903 blocking effect Effects 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000011368 organic material Substances 0.000 claims description 16
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 269
- 150000002500 ions Chemical class 0.000 description 53
- 230000015572 biosynthetic process Effects 0.000 description 27
- 238000000206 photolithography Methods 0.000 description 20
- 230000000694 effects Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000003989 dielectric material Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000002356 single layer Substances 0.000 description 5
- 239000012212 insulator Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910052582 BN Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N ZrO2 Inorganic materials O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052593 corundum Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910001845 yogo sapphire Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- UPIXZLGONUBZLK-UHFFFAOYSA-N platinum Chemical compound [Pt].[Pt] UPIXZLGONUBZLK-UHFFFAOYSA-N 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底上形成有栅极结构，平行于所述基底表面且与所述栅极结构的延伸方向相垂直的方向为横向；在所述栅极结构两侧的所述基底内形成轻掺杂区；形成所述形成轻掺杂区后，利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区；以所述第一掩膜层为掩膜，在所述栅极结构两侧的所述基底内形成源漏掺杂区；形成所述源漏掺杂区之后，去除所述第一掩膜层。本发明增大了位于栅极结构侧壁的第一掩膜层的横向宽度的可控范围，便于根据源漏掺杂区的工作电压的需求，调节栅极结构和源漏掺杂区之间的轻掺杂区的横向宽度，从容提高了工艺灵活性。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件集成度的不断提高，晶体管的特征尺寸逐渐减小，晶体管的沟道的长度也逐渐减小，短沟道效应(shot channel effect)更容易发生，且容易形成热载流子注入效应(hot carrier injection，HCI)，而短沟道效应和热载流子注入效应会导致晶体管的提前开启。
为了改善上述问题，目前的一种做法是在形成源漏掺杂区之前，采用轻掺杂(lightly doped drain，LDD)离子注入形成轻掺杂区，从而对热载流子注入效应进行优化，利用减小LDD离子注入的剂量和增大LDD离子注入的能量，获得较深的LDD结，减小横向电场，从而减弱热载流子注入问题。
相应的，由于轻掺杂区的形成，需在形成源漏掺杂区之前，引入主侧墙制程，即在栅极结构的侧壁上形成主侧墙，以覆盖部分轻掺杂区，以便于后续在主侧墙露出的轻掺杂区所在位置处的基底内形成源漏掺杂区。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高工艺灵活性。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构；在所述栅极结构两侧的所述基底内形成轻掺杂区；形成所述形成轻掺杂区后，利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区；以所述第一掩膜层为掩膜，在所述栅极结构两侧的所述基底内形成源漏掺杂区；形成所述源漏掺杂区之后，去除所述第一掩膜层。
可选的，形成所述第一掩膜层的步骤包括：形成覆盖所述栅极结构和基底的掩膜材料层；利用光刻工艺，对所述掩膜材料层进行图形化，使剩余的掩膜材料层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，且将剩余的所述掩膜材料层作为第一掩膜层。
可选的，所述第一掩膜层的材料为有机材料。
可选的，利用离子注入工艺，在所述栅极结构两侧的所述基底内形成源漏掺杂区。
可选的，所述栅极结构包括栅极层以及覆盖所述栅极层的侧壁的偏移侧墙；在所述栅极结构两侧的所述基底内形成轻掺杂区的步骤中，以所述偏移侧墙作为掩膜。
可选的，形成所述源漏掺杂区之后，还包括：在所述基底表面形成硅化物阻挡层；在所述基底上形成覆盖所述硅化物阻挡层的第二掩膜层，所述第二掩膜层内形成有掩膜开口，所述掩膜开口贯穿所述源漏掺杂区上方的所述第二掩膜层，且所述掩膜开口在所述基底上的投影位于所述源漏掺杂区内；去除所述掩膜开口露出的所述硅化物阻挡层；去除所述掩膜开口露出的所述硅化物阻挡层之后，去除所述第二掩膜层；去除所述第二掩膜层之后，在剩余的所述硅化物阻挡层露出的所述源漏掺杂区表面形成金属硅化物层。
可选的，在所述基底上形成覆盖所述硅化物阻挡层的第二掩膜层的步骤中，在平行于所述基底表面的方向上，所述源漏掺杂区中被所述第二掩膜层覆盖的区域的宽度至少为0.15微米。
可选的，所述第二掩膜层的材料为有机材料。
可选的，所述有机材料包括光刻胶。
可选的，形成金属硅化物层之后，还包括：在所述基底上形成覆盖所述金属硅化物层的介质层；在所述介质层中形成露出所述金属硅化物层的接触孔；在所述接触孔中形成接触孔插塞。
可选的，平行于所述基底表面且与所述栅极结构的延伸方向相垂直的方向为横向；形成所述第一掩膜层的步骤中，在所述栅极结构的任一侧，位于所述栅极结构侧壁的所述第一掩膜层的横向宽度大于所述栅极结构的高度。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；轻掺杂区，位于所述栅极结构两侧的所述基底内；掩膜层，所述掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，所述掩膜层适于作为形成源漏掺杂区的掩膜。
可选的，所述掩膜层的材料为有机材料。
可选的，所述有机材料包括光刻胶。
可选的，所述栅极结构包括栅极层以及覆盖所述栅极层的侧壁的偏移侧墙。
可选的，平行于所述基底表面且与所述栅极结构的延伸方向相垂直的方向为横向；在所述栅极结构的任一侧，位于所述栅极结构侧壁的所述掩膜层的横向宽度大于所述栅极结构的高度。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，所述第一掩膜层用于作为形成源漏掺杂区的掩膜；与通过在栅极结构的侧壁形成主侧墙(main spacer)，并以所述主侧墙作为形成源漏掺杂区的掩膜的方案相比，本发明实施例利用光刻工艺(即借助光罩)定义第一掩膜层的形成区域，且采用所述第一掩膜层代替了侧墙，也就是说，利用光刻工艺来定义源漏掺杂区的形成区域，这增大了位于所述栅极结构侧壁的所述第一掩膜层的横向宽度的可控范围，便于根据源漏掺杂区的工作电压的需求，调节栅极结构和源漏掺杂区之间的轻掺杂区的横向宽度，从容提高了工艺灵活性。
附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；
图3至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图12是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，由于轻掺杂区的形成，需在形成源漏掺杂区之前，引入主侧墙制程，即在栅极结构的侧壁上形成主侧墙，以覆盖部分轻掺杂区，以便于后续在主侧墙露出的轻掺杂区所在位置处的基底内形成源漏掺杂区。但是，主侧墙制程容易受到工艺限制，从而导致工艺灵活性下降。
现结合一种半导体结构的形成方法，分析工艺灵活性下降的原因。图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10上形成有栅极结构20，栅极结构20包括栅极层(未标示)、覆盖栅极层侧壁的偏移侧墙(offset spacer)(未标示)、以及位于栅极层和偏移侧墙与基底10之间的栅介质层(未标示)；以所述偏移侧墙为掩膜，在所述栅极结构20两侧的基底10内形成轻掺杂区30。其中，平行于基底10表面且与栅极结构20的延伸方向相垂直的方向为横向(未标示)。
参考图2，形成轻掺杂区30之后，在栅极结构20的侧壁形成主侧墙(main spacer)25；以所述主侧墙25为掩膜，在所述栅极结构20两侧的基底10内形成源漏掺杂区40。
主侧墙25的形成制程通常包括：形成保形覆盖基底10和栅极结构20的侧墙材料层；采用无掩膜刻蚀工艺对侧墙材料层进行刻蚀，去除基底10上以及栅极结构20顶部的侧墙材料层，保留栅极结构20侧壁的侧墙材料层作为主侧墙25。
但是，当源漏掺杂区40的工作电压有更高要求时，要求源漏掺杂区40和栅极结构20之间的轻掺杂区30的横向宽度a(如图2所示)较大，也就是要求主侧墙25的横向厚度较大，但是，受到主侧墙25的形成制程的限制，主侧墙25的横向厚度的最大值为栅极结构20的高度b。
因此，对源漏掺杂区40的工作电压要求越高，主侧墙25的横向厚度则越大，甚至需要主侧墙25的横向厚度大于栅极结构20的高度b，从而增大了主侧墙25的形成难度，甚至导致主侧墙25的形成制程无法实现，相应容易导致主侧墙25的形成质量下降，进而导致源漏掺杂区40容易发生击穿。
因此，基于目前主侧墙25的形成制程，工艺灵活性较低。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构；在所述栅极结构两侧的所述基底内形成轻掺杂区；形成所述形成轻掺杂区后，利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区；以所述第一掩膜层为掩膜，在所述栅极结构两侧的所述基底内形成源漏掺杂区；形成所述源漏掺杂区之后，去除所述第一掩膜层。
本发明实施例利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，所述第一掩膜层用于作为形成源漏掺杂区的掩膜；与通过在栅极结构的侧壁形成主侧墙，并以所述主侧墙作为形成源漏掺杂区的掩膜的方案相比，本发明实施例利用光刻工艺(即借助光罩)定义第一掩膜层的形成区域，且采用所述第一掩膜层代替了侧墙，也就是说，利用光刻工艺来定义源漏掺杂区的形成区域，这增大了位于所述栅极结构侧壁的所述第一掩膜层的横向宽度的可控范围，便于根据源漏掺杂区的工作电压的需求，调节栅极结构和源漏掺杂区之间的轻掺杂区的横向宽度，从容提高了工艺灵活性。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供基底100，所述基底100上形成有栅极结构200。
所述基底100用于为后续形成晶体管提供工艺平台。其中，所述晶体管的类型包括N型晶体管和P型晶体管中的一种或两种。所述晶体管的类型根据其沟道的导电类型而定。
本实施例中，以所述形成方法用于形成平面晶体管为例，基底100为衬底。
具体地，所述基底100的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底衬底或者绝缘体上的锗衬底基底等其他类型的衬底基底。
在其他实施例中，所述形成方法还可以用于形成鳍式场效应晶体管，相应的，所述基底包括衬底以及凸出于所述衬底的鳍部。
需要说明的是，基底100内形成有阱区101。所述阱区101中的掺杂离子类型与待形成的晶体管的导电类型相反。例如：当待形成的晶体管为P型晶体管时，所述阱区101中的掺杂离子类型为N型，所述N型离子为P离子、As离子或Sb离子；当待形成的晶体管为N型晶体管时，所述阱区101中的掺杂离子类型为P型，所述P型离子为B离子、Ga离子或In离子。
还需要说明的是，基底100内形成有隔离层102。所述隔离层102用于对相邻器件起到隔离作用。本实施例中，所述隔离层102的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述栅极结构200下方的部分基底100用于作为沟道区域。所述栅极结构200可以为多晶硅栅结构，也可以为金属栅结构。
本实施例中，所述栅极结构200为多晶硅栅结构，且所述栅极结构200包括栅介质层210以及位于所述栅介质层210上的栅极层220。作为一种实施例，所述栅介质层210的材料为氧化硅，所述栅极层220的材料为多晶硅。
在其他实施例中，当栅极结构为金属栅结构时，栅极结构相应包括高k栅介质层以及位于高k栅介质层上的金属栅极层。高k栅介质层的材料是高k介质材料，且高k介质材料指的是相对介电常数大于3.9，例如，高k介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；金属栅极层的材料可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，栅极结构200还包括覆盖栅极层220的侧壁的偏移侧墙230。偏移侧墙230作为后续形成轻掺杂区时的掩膜，用于限定轻掺杂区的形成区域。
所述偏移侧墙230的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述偏移侧墙230为单层结构，所述偏移侧墙230的材料为氮化硅。
作为一种实施例，所述栅介质层210还形成于偏移侧墙230底部和基底100之间。
本实施例中，所述栅极结构200具有延伸方向，平行于所述基底100表面且与栅极结构200的延伸方向相垂直的方向为横向，所述横向平行于沟道长度的方向。
继续参考图3，在所述栅极结构200两侧的基底100内形成轻掺杂区310。
所述轻掺杂区310用于所降低后续形成的源漏掺杂区的横向电场强度，从而减小热载流子效应。
本实施例中，以所述偏移侧墙230为掩膜，对所述栅极结构200两侧的基底100进行轻掺杂离子注入，形成所述轻掺杂区310。
所述轻掺杂区310中的掺杂离子类型与待形成的晶体管的导电类型相同。例如：当待形成的晶体管为P型晶体管时，所述轻掺杂区310中的掺杂离子类型为P型；当待形成的晶体管为N型晶体管时，所述轻掺杂区310中的掺杂离子类型为N型。对P型离子和N型离子的描述，请参考前述对阱区101的相应描述，不再赘述。
需要说明的是，所述半导体结构的形成方法还包括：以所述偏移侧墙230为掩膜，对所述栅极结构200两侧的基底100进行口袋离子注入，形成口袋掺杂区320。
本实施例中，所述口袋掺杂区320包围相对应的轻掺杂区310。
所述口袋掺杂区320中的掺杂离子类型与待形成的晶体管的导电类型相反，所述口袋掺杂区320形成于后续所形成的源漏掺杂区和沟道区域之间，从而能够改善短沟道效应。当待形成的晶体管为N型晶体管时，所述口袋掺杂区320中的掺杂离子类型为P型；当待形成的晶体管为P型晶体管时，所述口袋掺杂区320中的掺杂离子类型为N型。对P型离子和N型离子的描述，请参考前述对阱区101的相应描述，不再赘述。
因此，所述口袋掺杂区320与轻掺杂区310的掺杂离子类型相反，使得所述轻掺杂区310在靠近栅极结构200下方(即靠近沟道区域)的耗尽区变窄，缓解了短沟道效应。
本实施例中，在形成所述口袋掺杂区320之后，形成所述轻掺杂区310。在其他实施例中，也可以在形成所述轻掺杂区之后，再形成所述口袋掺杂区；此时，口袋掺杂区也可以仅覆盖轻掺杂区朝向栅极结构一侧的侧壁。
参考图4，形成轻掺杂区310和口袋掺杂区320后，利用光刻工艺形成第一掩膜层305，第一掩膜层305覆盖栅极结构200、以及栅极结构200两侧的部分的轻掺杂区310。
所述第一掩膜层305用于作为后续形成源漏掺杂区时的掩膜，从而定义源漏掺杂区的形成区域。
在目前的半导体结构的形成过程中，通常引入主侧墙的制程，即通过在栅极结构的侧壁形成主侧墙，以主侧墙为掩膜，形成源漏掺杂区，在这种情况下，位于源漏掺杂区和栅极结构之间的轻掺杂区的横向宽度由主侧墙的横向厚度决定。当源漏掺杂区的工作电压有更高要求时，要求源漏掺杂区和栅极结构之间的轻掺杂区的横向宽度较大，这相应需要增大主侧墙的横向厚度。形成主侧墙的制程通常包括沉积的步骤和无掩膜刻蚀的步骤，主侧墙的横向厚度过大时，容易增大主侧墙的形成难度，甚至导致主侧墙的制程无法实现，相应容易导致主侧墙的形成质量下降，从而影响源漏掺杂区的形成区域，进而容易导致源漏掺杂区发生击穿，半导体结构的形成工艺会受到主侧墙的形成制程的限制。
因此，本实施例中，利用光刻工艺(即借助光罩)定义第一掩膜层305的形成区域，且采用第一掩膜层305来代替主侧墙，也就是说，利用光刻工艺(即借助光罩)来定义源漏掺杂区的形成区域，这增大了位于栅极结构侧壁的第一掩膜层305的横向宽度的可控范围，便于调节栅极结构200和源漏掺杂区之间的轻掺杂区310的横向宽度，以满足源漏掺杂区的工作电压的需求，从而提高了工艺灵活性。
而且，利用光刻工艺来形成第一掩膜层305的难度较低，与利用无掩膜刻蚀工艺来形成主侧墙的方案相比，所述第一掩膜层305的形成质量能够得到保障，从而降低了源漏掺杂区发生击穿的概率。
此外，在整个基底100上，通常既包括用于形成N型晶体管的NMOS区域，也包括用于形成P型晶体管的PMOS区域，以形成N型晶体管的源漏掺杂区为例，当形成N型晶体管的源漏掺杂区时，为了保护PMOS区域，相应需要形成遮盖PMOS区域的遮挡层，该遮挡层通常利用光刻工艺形成。本实施例中，利用光刻工艺形成第一掩膜层305，因此，能够在同一步骤中形成遮挡层和第一掩膜层305，也就是将第一掩膜层305的形成制程整合至遮挡层的形成制程中，形成第一掩膜层305的过程未引入额外的制程，以免降低制程效率。
本实施例中，在所述栅极结构200的任一侧，位于所述栅极结构200侧壁的第一掩膜层305的横向宽度W大于栅极结构200的高度H，以满足源漏掺杂区的工作电压的需求。其中，利用光刻工艺形成第一掩膜层305，易于控制位于栅极结构200侧壁的第一掩膜层305的横向宽度W。
具体地，形成所述第一掩膜层305的步骤包括：形成覆盖栅极结构200和基底100的掩膜材料层；利用光刻工艺，对掩膜材料层进行图形化，使剩余的掩膜材料层覆盖栅极结构200、以及栅极结构200两侧的部分的轻掺杂区310，且将剩余的掩膜材料层作为第一掩膜层305。
本实施例中，所述第一掩膜层305的材料为有机材料，以便于后续去除所述第一掩膜层305，且降低去除所述第一掩膜层305的工艺对栅极结构200以及各个掺杂区的影响。其中，有机材料包括光刻胶、有机介电层(organic dielectric layer，ODL)材料、介电抗反射涂层(dielectric anti-reflective coating，DARC)材料或底部抗反射涂层(bottomanti-reflective coating，BARC)材料。相应的，可采用涂布工艺形成遮挡材料层，工艺简单，且成本较低。
在一个具体实施例中，所述第一掩膜层305的材料为光刻胶。光刻胶可直接利用光刻工艺实现图形化，从而简化了形成所述第一掩膜层305的工艺步骤，进而提高制程效率；而且，通过选用光刻胶，易于形成厚度较大的第一掩膜层305，以保证其掩膜作用。
在其他实施例中，当所述第一掩膜层不可直接利用光刻工艺实现图形化时，则需利用光刻工艺形成用于图形化所述遮挡材料层的光刻胶层，随后以所述光刻胶层为掩膜，刻蚀所述遮挡材料层，以形成所述第一掩膜层。
参考图5，以所述第一掩膜层305为掩膜，在所述栅极结构200两侧的基底100内形成源漏掺杂区300。
所述源漏掺杂区300用于作为待形成晶体管的源区或者漏区。
所述源漏掺杂区300中的掺杂离子类型与待形成的晶体管的导电类型相同。例如：当待形成的晶体管为P型晶体管时，所述源漏掺杂区300中的掺杂离子类型为P型；当待形成的晶体管为N型晶体管时，所述源漏掺杂区300中的掺杂离子类型为N型。对P型离子和N型离子的描述，请参考前述对阱区101的相应描述，不再赘述。
本实施例中，在轻掺杂区310和口袋掺杂区320中形成所述源漏掺杂区300，源漏掺杂区300的掺杂离子类型与轻掺杂区310的掺杂离子类型相同，且源漏掺杂区300的掺杂离子类型与口袋掺杂区320的掺杂离子类型相相反。
具体地，以第一掩膜层305为掩膜，利用离子注入工艺，在栅极结构200两侧的基底100内形成源漏掺杂区300。因此，形成源漏掺杂区300后，源漏掺杂区300和栅极结构200之间的轻掺杂区310和口袋掺杂区320被保留。
本实施例中，源漏掺杂区300中的掺杂离子浓度大于轻掺杂区310中的掺杂离子浓度，源漏掺杂区300中的掺杂离子浓度大于口袋掺杂区320中的掺杂离子浓度。
需要说明的是，本实施例中，口袋掺杂区320包围相对应的轻掺杂区310，因此，源漏掺杂区300的底面和口袋掺杂区320的底面相齐平，或者，源漏掺杂区300的底面低于口袋掺杂区320的底面。
在其他实施例中，当口袋掺杂区仅覆盖轻掺杂区朝向栅极结构一侧的侧壁时，则所述源漏掺杂区的底面和轻掺杂区的底面相齐平，或者，源漏掺杂区的底面低于轻掺杂区的底面。
参考图6，形成所述源漏掺杂区300之后，去除所述第一掩膜层305。
去除所述第一掩膜层305，从而为后续制程做准备。
本实施例中，所述第一掩膜层305的材料为光刻胶，相应采用灰化或者湿法去胶的方式去除所述第一掩膜层305。
本实施例中，利用光刻工艺形成所述第一掩膜层305，以便于形成横向厚度较大的第一掩膜层305，从而使得源漏掺杂区300和栅极结构200之间的轻掺杂区310的横向宽度较大，例如，使得源漏掺杂区300和栅极结构200之间的轻掺杂区310的横向宽度大于所述栅极结构200的高度，进而满足对源漏掺杂区300的工作电压的要求。
参考图7，形成所述源漏掺杂区300之后，所述半导体结构的形成方法还包括：在所述基底100表面形成硅化物阻挡(silicide block，SAB)层400。
后续通过去除位于所述源漏掺杂区300表面的硅化物阻挡层400，使剩余的硅化物阻挡层400用于定义金属硅化物层的形成区域。
硅化物阻挡层400的材料可以包括氧化硅、氮化硅和氮氧化硅中的一种或者多种。本实施例，所述硅化物阻挡层400为单层结构，所述硅化物阻挡层400的材料为氧化硅。
本实施例中，采用热氧化的方式形成所述硅化物阻挡层400，因此，所述硅化物阻挡层400仅形成在栅极结构200和隔离层102露出的基底100表面、以及栅极结构200的顶面。
参考图8，在硅化物阻挡层400上形成第二掩膜层500，第二掩膜层500内形成有掩膜开口505，所述掩膜开口505贯穿源漏掺杂区300上方的第二掩膜层500，且所述掩膜开口505在基底100上的投影位于源漏掺杂区300内。
所述第二掩膜层500用于作为后续图形化硅化物阻挡层400时的掩膜。
本实施例中，所述第二掩膜层500的材料为有机材料，以便于后续去除所述第二掩膜层500，且降低去除所述第二掩膜层500的工艺对硅化物阻挡层400的影响。其中，有机材料包括光刻胶、ODL材料、DARC材料或BARC材料。
在一个具体实施例中，所述第二掩膜层500的材料为光刻胶。光刻胶可直接利用光刻工艺实现图形化，从而简化了形成第二掩膜层500的工艺步骤，进而提高制程效率。
在其他实施例中，当所述第二掩膜层不可直接利用光刻工艺实现图形化时，则需利用光刻工艺形成用于图形化所述第二掩膜层的光刻胶层，随后以所述光刻胶层为掩膜刻蚀所述第二掩膜层。
本实施例中，掩膜开口505在基底100上的投影位于源漏掺杂区300内，也就是说，掩膜开口505不会露出轻掺杂区310上方的硅化物阻挡层400。
后续去除所述掩膜开口505露出的硅化物阻挡层400，以在剩余的硅化物阻挡层400露出的源漏掺杂区300表面形成金属硅化物层，通过使所述掩膜开口505在基底100上的投影位于源漏掺杂区300内，以控制所述金属硅化物层的形成区域位于所述源漏掺杂区300所在的区域内，即金属硅化物层不会与轻掺杂区310相接触，从而避免后续在露出的轻掺杂区310表面形成金属硅化物层；而后续制程还包括在金属硅化物层上形成接触孔插塞，相应的，这降低了接触孔插塞通与基底100之间发生直接漏电的概率。
而且，通过使所述掩膜开口305在基底100上的投影位于源漏掺杂区300内，为所述掩膜开口305的形成提供较大的工艺窗口，以免后续去除所述掩膜开口305露出的硅化物阻挡层400之后，剩余的硅化物阻挡层400露出轻掺杂区，这相应为后续形成金属硅化物层提供较大的工艺窗口。
其中，仅需调节掩膜开口505的形成区域以及开口尺寸即可，不会引入额外的制程，以免降低制造效率。
需要说明的是，在平行于基底100表面的方向上，所述源漏掺杂区300中被第二掩膜层500覆盖的区域的宽度L不宜过小，也不宜过大。如果所述源漏掺杂区300中被第二掩膜层500覆盖的区域的宽度L过小，形成所述掩膜开口505的工艺窗口较小，容易出现掩膜开口505在基底100上的投影与轻掺杂区310在基底100上的投影具有重叠部分，从而导致后续在轻掺杂区310表面形成金属硅化物层；如果所述源漏掺杂区300中被第二掩膜层500覆盖的区域的宽度L过大，则与源漏掺杂区300相接触的金属硅化物层的表面积较小，从而导致接触孔插塞与源漏掺杂区300的接触电阻增大，而且，形成接触孔插塞的制程通常包括形成覆盖基底100的介质层、在介质层中形成露出金属硅化物层的接触孔、以及在接触孔中填充接触孔插塞，由于接触孔露出金属硅化物层，相应的，如果所述源漏掺杂区300中被第二掩膜层500覆盖的区域的宽度L过大，还会导致接触孔平行于基底100表面的尺寸过小，从而增大接触孔插塞的形成难度(例如：降低导电材料在接触孔中的填充效果)。为此，本实施例中，源漏掺杂区300中被第二掩膜层500覆盖的区域的宽度L至少为0.15微米。
还需要说明的是，所述第二掩膜层500还覆盖栅极结构200，且在第二掩膜层500中形成掩膜开口505的过程中，掩膜开口505还贯穿栅极结构200顶部上方的第二掩膜层500。此处，所述栅极结构200顶部上方的掩膜开口505与源漏掺杂区300上方的掩膜开口505相隔离。
参考图9，以第二掩膜层500为掩膜，去除掩膜开口505露出的硅化物阻挡层400。
去除掩膜开口505露出的硅化物阻挡层400，露出部分的源漏掺杂区300，从而为后续在露出的源漏掺杂区300表面形成金属硅化物层做准备。
本实施例中，采用干法刻蚀工艺，去除掩膜开口505露出的硅化物阻挡层400。
需要说明的是，掩膜开口505还贯穿栅极结构200顶部上方的第二掩膜层500，因此，去除掩膜开口505露出的硅化物阻挡层400的过程中，还露出栅极结构200的顶面，从而为后续在栅极结构200的顶面形成金属硅化物层做准备。
本实施例中，去除掩膜开口505露出的硅化物阻挡层400之后，还包括：去除所述第二掩膜层500。具体地，所述第二掩膜层500的材料为光刻胶，相应采用灰化或者湿法去胶的方式去除所述第二掩膜层500。
参考图10，去除所述第二掩膜层500之后，在所述硅化物阻挡层400露出的源漏掺杂区300表面形成金属硅化物层510。
在源漏掺杂区300表面形成金属硅化物层510，从而减小源漏掺杂区300与后续形成的接触孔插塞之间的接触电阻。其中，被硅化物阻挡层400所覆盖的基底100表面未形成有金属硅化物层510。
所述金属硅化物层510可使用自对准硅化物形成工艺形成，其材料可以根据实际工艺中使用的金属而定，例如可以为含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。
本实施例中，在所述硅化物阻挡层400上形成第二掩膜层500(如图9所示)的步骤中，所述第二掩膜层500内的掩膜开口505在基底100上的投影位于源漏掺杂区300内，因此，所述源漏掺杂区300上方的金属硅化物层510在基底100上的投影位于相对应的源漏掺杂区300内。
本实施例中，所述硅化物阻挡层400还露出栅极结构200的顶面，因此，所述金属硅化物层510还形成在栅极结构200的顶面。
参考图11，形成金属硅化物层510之后，还包括：在基底100上形成覆盖金属硅化物层510的介质层600；在介质层600内形成露出金属硅化物层510的接触孔；在接触孔中形成接触孔插塞610。
所述介质层600用于为后续接触孔插塞610的形成提供工艺平台，还用于对相邻器件起到隔离作用。
本实施例中，所述介质层600形成在基底100上，且所述介质层600覆盖栅极结构200。
所述介质层600可以单层结构，也可以为叠层结构。作为一种实施例，所述介质层600为单层结构，所述介质层600的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅或氮氧化硅等绝缘材料。
所述接触孔插塞610贯穿源漏掺杂区300上方的介质层600且与所述金属硅化物层510相接触，所述接触孔插塞610用于实现源漏掺杂区300与其他电路的电连接。
本实施例中，源漏掺杂区300表面的金属硅化物层510在基底100上的投影位于相对应的源漏掺杂区300内，也就是说，源漏掺杂区300表面的金属硅化物层510不会延伸至轻掺杂区310表面，因此，源漏掺杂区300上方的接触孔插塞610不会通过金属硅化物层510、轻掺杂区310和口袋掺杂区320而与基底100发生直接漏电，从而提高半导体结构的性能。
本实施例中，所述硅化物阻挡层510还露出栅极结构200的顶面，因此，在介质层600内形成接触孔插塞610的过程中，接触孔插塞610贯穿栅极结构200上方的介质层600且与金属硅化物层510相接触，栅极结构200上方的接触孔插塞610用于实现栅极结构200与其他电路的电连接。
本实施例中，所述接触孔插塞610的材料为W，可以采用化学气相沉积、溅射或电镀的方式形成。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
相应的，本发明实施例还提供一种半导体结构。继续参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底700；栅极结构800，位于所述基底700上；轻掺杂区910，位于所述栅极结构800两侧的所述基底700内；掩膜层905，所述掩膜层905覆盖所述栅极结构800、以及所述栅极结构800两侧的部分的所述轻掺杂区910，所述掩膜层905适于作为形成源漏掺杂区的掩膜。
所述基底700用于为晶体管的形成提供工艺平台。其中，所述晶体管的类型包括N型晶体管和P型晶体管中的一种或两种。所述晶体管的类型根据其沟道的导电类型而定。
本实施例中，以所形成的晶体管为平面晶体管为例，所述基底700为衬底。
具体地，所述基底700的材料为硅。在另一些实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅基底衬底或者绝缘体上的锗衬底基底等其他类型的衬底基底。
在其他实施例中，所形成的晶体管为还可以为鳍式场效应晶体管，相应的，所述基底包括衬底以及凸出于所述衬底的鳍部。
需要说明的是，基底700内形成有阱区701。所述阱区701中的掺杂离子类型与待形成的晶体管的导电类型相反。例如：当待形成的晶体管为P型晶体管时，所述阱区701中的掺杂离子类型为N型，所述N型离子为P离子、As离子或Sb离子；当待形成的晶体管为N型晶体管时，所述阱区701中的掺杂离子类型为P型，所述P型离子为B离子、Ga离子或In离子。
还需要说明的是，基底700内形成有隔离层702。所述隔离层702用于对相邻器件起到隔离作用。本实施例中，所述隔离层702的材料为氧化硅。在其他实施例中，所述隔离层的材料还可以是氮化硅或氮氧化硅等其他绝缘材料。
所述栅极结构800下方的部分基底700用于作为沟道区域。所述栅极结构800可以为多晶硅栅结构，也可以为金属栅结构。
本实施例中，所述栅极结构800为多晶硅栅结构，且所述栅极结构800包括栅介质层810以及位于所述栅介质层810上的栅极层820。作为一种实施例，所述栅介质层810的材料为氧化硅，所述栅极层820的材料为多晶硅。
在其他实施例中，当栅极结构为金属栅结构时，栅极结构相应包括高k栅介质层以及位于高k栅介质层上的金属栅极层。高k栅介质层的材料是高k介质材料，且高k介质材料指的是相对介电常数大于3.9，例如，高k介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3；金属栅极层的材料可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
本实施例中，栅极结构800还包括覆盖栅极层820的侧壁的偏移侧墙830。偏移侧墙830作为形成轻掺杂区910时的掩膜，用于限定轻掺杂区910的形成区域。
所述偏移侧墙830的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述偏移侧墙830为单层结构，所述偏移侧墙830的材料为氮化硅。
作为一种实施例，所述栅介质层810还形成于偏移侧墙830底部和基底700之间。
本实施例中，所述栅极结构800具有延伸方向，平行于所述基底700表面且与栅极结构800的延伸方向相垂直的方向为横向，所述横向平行于沟道长度的方向。
所述轻掺杂区910用于所降低源漏掺杂区的横向电场强度，从而减小热载流子效应。
所述轻掺杂区910中的掺杂离子类型与待形成的晶体管的导电类型相同。例如：当待形成的晶体管为P型晶体管时，所述轻掺杂区910中的掺杂离子类型为P型；当待形成的晶体管为N型晶体管时，所述轻掺杂区910中的掺杂离子类型为N型。
需要说明的是，所述半导体结构还包括：口袋掺杂区920，位于所述栅极结构800两侧的基底700内。
本实施例中，所述口袋掺杂区920包围相对应的轻掺杂区910。在其他实施例中，口袋掺杂区也可以仅覆盖轻掺杂区朝向栅极结构一侧的侧壁。
所述口袋掺杂区920中的掺杂离子类型与待形成的晶体管的导电类型相反，所述口袋掺杂区920形成于后续所形成的源漏掺杂区和沟道区域之间，从而能够改善短沟道效应。当待形成的晶体管为N型晶体管时，所述口袋掺杂区920中的掺杂离子类型为P型；当待形成的晶体管为P型晶体管时，所述口袋掺杂区920中的掺杂离子类型为N型。
因此，所述口袋掺杂区920与轻掺杂区910的掺杂离子类型相反，使得所述轻掺杂区910在靠近栅极结构800下方(即靠近沟道区域)的耗尽区变窄，缓解了短沟道效应。
所述掩膜层905用于作为形成源漏掺杂区时的掩膜，从而定义源漏掺杂区的形成区域。
在目前的半导体结构的形成过程中，通常引入主侧墙的制程，即通过在栅极结构的侧壁形成主侧墙，以主侧墙为掩膜，形成源漏掺杂区，在这种情况下，位于源漏掺杂区和栅极结构之间的轻掺杂区的横向宽度由主侧墙的横向厚度决定。当源漏掺杂区的工作电压有更高要求时，要求源漏掺杂区和栅极结构之间的轻掺杂区的横向宽度较大，这相应需要增大主侧墙的横向厚度。形成主侧墙的制程通常包括沉积的步骤和无掩膜刻蚀的步骤，使得主侧墙仅形成在栅极结构的侧壁上，主侧墙的横向厚度过大时，容易增大主侧墙的形成难度，甚至导致主侧墙的制程无法实现，相应容易导致主侧墙的形成质量下降，从而影响源漏掺杂区的形成区域，进而容易导致源漏掺杂区发生击穿，半导体结构的形成工艺会受到主侧墙的形成制程的限制。
因此，本实施例中，所述掩膜层905覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，这增大了位于栅极结构800侧壁的掩膜层905的横向宽度W的可控范围，便于调节栅极结构800和源漏掺杂区之间的轻掺杂区910的横向宽度，以满足源漏掺杂区的工作电压的需求，从而提高了工艺灵活性。
本实施例中，所述掩膜层905的形成区域利用光刻工艺来定义，即借助光罩定义掩膜层905的形成区域，且采用掩膜层905来代替主侧墙，也就是说，而且，利用光刻工艺来形成掩膜层905的难度较低，与利用无掩膜刻蚀工艺来形成主侧墙的方案相比，所述掩膜层905的形成质量能够得到保障，从而降低了源漏掺杂区发生击穿的概率。
此外，在整个基底700上，通常既包括用于形成N型晶体管的NMOS区域，也包括用于形成P型晶体管的PMOS区域，以形成N型晶体管的源漏掺杂区为例，当形成N型晶体管的源漏掺杂区时，为了保护PMOS区域，相应需要形成遮盖PMOS区域的遮挡层，该遮挡层通常利用光刻工艺形成。本实施例中，掩膜层905利用光刻工艺所形成，因此，能够在同一步骤中形成遮挡层和第一掩膜层905，也就是将掩膜层905的形成制程整合至遮挡层的形成制程中，形成掩膜层905的过程未引入额外的制程，以免降低制程效率。
本实施例中，在栅极结构800的任一侧，位于栅极结构800侧壁的掩膜层905的横向宽度W大于栅极结构800的高度H，从而使得源漏掺杂区和栅极结构800之间的轻掺杂区910的横向宽度较大，以满足源漏掺杂区的工作电压的需求。其中，掩膜层905利用光刻工艺所形成，易于控制位于栅极结构800侧壁的掩膜层905的横向宽度W。
本实施例中，所述掩膜层905的材料为有机材料，以便于在形成源漏掺杂区之后去除所述掩膜层905，且降低去除所述掩膜层905的工艺对栅极结构800以及各个掺杂区的影响。其中，有机材料包括光刻胶、ODL材料、DARC材料或BARC材料。
在一个具体实施例中，所述掩膜层905的材料为光刻胶。光刻胶可直接利用光刻工艺实现图形化，从而简化了形成掩膜层905的工艺步骤，进而提高制程效率；且通过选用光刻胶，易于增大掩膜层905的厚度，以保证其掩膜作用。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构；
在所述栅极结构两侧的所述基底内形成轻掺杂区；
形成所述形成轻掺杂区后，利用光刻工艺形成第一掩膜层，所述第一掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区；
以所述第一掩膜层为掩膜，在所述栅极结构两侧的所述基底内形成源漏掺杂区；
形成所述源漏掺杂区之后，去除所述第一掩膜层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一掩膜层的步骤包括：形成覆盖所述栅极结构和基底的掩膜材料层；
利用光刻工艺，对所述掩膜材料层进行图形化，使剩余的掩膜材料层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，且将剩余的所述掩膜材料层作为第一掩膜层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一掩膜层的材料为有机材料。
4.如权利要求1或3所述的半导体结构的形成方法，其特征在于，利用离子注入工艺，在所述栅极结构两侧的所述基底内形成源漏掺杂区。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极结构包括栅极层以及覆盖所述栅极层的侧壁的偏移侧墙；
在所述栅极结构两侧的所述基底内形成轻掺杂区的步骤中，以所述偏移侧墙作为掩膜。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区之后，还包括：在所述基底表面形成硅化物阻挡层；
在所述基底上形成覆盖所述硅化物阻挡层的第二掩膜层，所述第二掩膜层内形成有掩膜开口，所述掩膜开口贯穿所述源漏掺杂区上方的所述第二掩膜层，且所述掩膜开口在所述基底上的投影位于所述源漏掺杂区内；
去除所述掩膜开口露出的所述硅化物阻挡层；
去除所述掩膜开口露出的所述硅化物阻挡层之后，去除所述第二掩膜层；
去除所述第二掩膜层之后，在剩余的所述硅化物阻挡层露出的所述源漏掺杂区表面形成金属硅化物层。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述基底上形成覆盖所述硅化物阻挡层的第二掩膜层的步骤中，在平行于所述基底表面的方向上，所述源漏掺杂区中被所述第二掩膜层覆盖的区域的宽度至少为0.15微米。
8.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第二掩膜层的材料为有机材料。
9.如权利要求3或8所述的半导体结构的形成方法，其特征在于，所述有机材料包括光刻胶。
10.如权利要求6所述的半导体结构的形成方法，其特征在于，形成金属硅化物层之后，还包括：在所述基底上形成覆盖所述金属硅化物层的介质层；
在所述介质层中形成露出所述金属硅化物层的接触孔；
在所述接触孔中形成接触孔插塞。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，平行于所述基底表面且与所述栅极结构的延伸方向相垂直的方向为横向；
形成所述第一掩膜层的步骤中，在所述栅极结构的任一侧，位于所述栅极结构侧壁的所述第一掩膜层的横向宽度大于所述栅极结构的高度。
12.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
轻掺杂区，位于所述栅极结构两侧的所述基底内；
掩膜层，位于所述基底上，所述掩膜层覆盖所述栅极结构、以及所述栅极结构两侧的部分的所述轻掺杂区，所述掩膜层适于作为形成源漏掺杂区的掩膜。
13.如权利要求12所述的半导体结构，其特征在于，所述掩膜层的材料为有机材料。
14.如权利要求13所述的半导体结构，其特征在于，所述有机材料包括光刻胶。
15.如权利要求12所述的半导体结构，其特征在于，所述栅极结构包括栅极层以及覆盖所述栅极层的侧壁的偏移侧墙。
16.如权利要求12所述的半导体结构，其特征在于，平行于所述基底表面且与所述栅极结构的延伸方向相垂直的方向为横向；
在所述栅极结构的任一侧，位于所述栅极结构侧壁的所述掩膜层的横向宽度大于所述栅极结构的高度。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782424A (zh) * | 2021-08-31 | 2021-12-10 | 上海华力集成电路制造有限公司 | 改善mos晶体管的热载流子注入可靠性的工艺方法 |
| CN116403908A (zh) * | 2023-04-23 | 2023-07-07 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080719A (en) * | 1975-09-17 | 1978-03-28 | U.S. Philips Corporation | Method of manufacturing a semiconductor device and device manufactured according to the method |
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| JPH01217961A (ja) * | 1988-02-25 | 1989-08-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| CN1109220A (zh) * | 1993-09-20 | 1995-09-27 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2000223699A (ja) * | 1999-02-04 | 2000-08-11 | Toshiba Corp | 半導体装置の製造方法 |
| JP2005005372A (ja) * | 2003-06-10 | 2005-01-06 | Toshiba Corp | Ｍｏｓトランジスタ及びその製造方法 |
| JP2005093458A (ja) * | 2003-09-12 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN101009331A (zh) * | 2006-01-23 | 2007-08-01 | 日本电气株式会社 | 薄膜晶体管及其制造方法 |
| JP2007287791A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN101286476A (zh) * | 2007-04-12 | 2008-10-15 | 上海宏力半导体制造有限公司 | 单一氧化硅层作为掺杂遮蔽层与金属硅化物阻挡层的方法 |
| CN101872726A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 半导体器件的制造方法 |
| CN102117743A (zh) * | 2011-01-17 | 2011-07-06 | 上海宏力半导体制造有限公司 | 轻掺杂漏形成方法及形成轻掺杂漏时应用的掩膜 |
| CN102412128A (zh) * | 2010-09-17 | 2012-04-11 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极及倒梯形金属栅电极的制作方法 |
| CN104143530A (zh) * | 2013-05-09 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其制作方法 |
| CN104465376A (zh) * | 2013-09-17 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104465377A (zh) * | 2013-09-17 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管及其形成方法 |
| CN104733374A (zh) * | 2013-12-20 | 2015-06-24 | 中芯国际集成电路制造(北京)有限公司 | 金属互连结构及其形成方法 |
| CN105514130A (zh) * | 2014-10-14 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | Cmos图像传感器的制造方法 |
| CN106328706A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
-
2019
- 2019-12-05 CN CN201911235424.5A patent/CN112928153B/zh active Active
Patent Citations (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4080719A (en) * | 1975-09-17 | 1978-03-28 | U.S. Philips Corporation | Method of manufacturing a semiconductor device and device manufactured according to the method |
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| JPH01217961A (ja) * | 1988-02-25 | 1989-08-31 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| CN1109220A (zh) * | 1993-09-20 | 1995-09-27 | 株式会社半导体能源研究所 | 半导体器件及其制造方法 |
| JP2000223699A (ja) * | 1999-02-04 | 2000-08-11 | Toshiba Corp | 半導体装置の製造方法 |
| JP2005005372A (ja) * | 2003-06-10 | 2005-01-06 | Toshiba Corp | Ｍｏｓトランジスタ及びその製造方法 |
| JP2005093458A (ja) * | 2003-09-12 | 2005-04-07 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| CN101009331A (zh) * | 2006-01-23 | 2007-08-01 | 日本电气株式会社 | 薄膜晶体管及其制造方法 |
| JP2007287791A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| CN101286476A (zh) * | 2007-04-12 | 2008-10-15 | 上海宏力半导体制造有限公司 | 单一氧化硅层作为掺杂遮蔽层与金属硅化物阻挡层的方法 |
| CN101872726A (zh) * | 2010-05-28 | 2010-10-27 | 上海宏力半导体制造有限公司 | 半导体器件的制造方法 |
| CN102412128A (zh) * | 2010-09-17 | 2012-04-11 | 中芯国际集成电路制造(上海)有限公司 | 倒梯形替代栅极及倒梯形金属栅电极的制作方法 |
| CN102117743A (zh) * | 2011-01-17 | 2011-07-06 | 上海宏力半导体制造有限公司 | 轻掺杂漏形成方法及形成轻掺杂漏时应用的掩膜 |
| CN104143530A (zh) * | 2013-05-09 | 2014-11-12 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其制作方法 |
| CN104465376A (zh) * | 2013-09-17 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN104465377A (zh) * | 2013-09-17 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管及其形成方法 |
| CN104733374A (zh) * | 2013-12-20 | 2015-06-24 | 中芯国际集成电路制造(北京)有限公司 | 金属互连结构及其形成方法 |
| CN105514130A (zh) * | 2014-10-14 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | Cmos图像传感器的制造方法 |
| CN106328706A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管的形成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113782424A (zh) * | 2021-08-31 | 2021-12-10 | 上海华力集成电路制造有限公司 | 改善mos晶体管的热载流子注入可靠性的工艺方法 |
| CN116403908A (zh) * | 2023-04-23 | 2023-07-07 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
| CN116403908B (zh) * | 2023-04-23 | 2024-05-17 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112928153B (zh) | 2023-07-04 |
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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