CN104867862A - 形成低电阻接触件的方法 - Google Patents

形成低电阻接触件的方法 Download PDF

Info

Publication number
CN104867862A
CN104867862A CN201410193203.7A CN201410193203A CN104867862A CN 104867862 A CN104867862 A CN 104867862A CN 201410193203 A CN201410193203 A CN 201410193203A CN 104867862 A CN104867862 A CN 104867862A
Authority
CN
China
Prior art keywords
fet
source electrode
drain region
hard mask
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410193203.7A
Other languages
English (en)
Other versions
CN104867862B (zh
Inventor
聂君文
许宏彰
林威戎
蔡彦明
李振铭
王美匀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104867862A publication Critical patent/CN104867862A/zh
Application granted granted Critical
Publication of CN104867862B publication Critical patent/CN104867862B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Abstract

本发明提供了用于形成电接触件的方法。在半导体衬底上方形成第一FET和第二FET。在介电层中蚀刻开口，其中，介电层形成在衬底上方，并且该开口延伸至FET的源极和漏极区。在FET的源极和漏极区上方形成硬掩模。去除硬掩模的第一部分，其中，第一部分形成在第一FET的源极和漏极区上方。在第一FET的源极和漏极区上方形成第一硅化物层。去除硬掩模的第二部分，其中，第二部分形成在第二FET的源极和漏极区上方。在第二FET的源极和漏极区上方形成第二硅化物层。在开口内沉积金属层以填充开口。

Description

形成低电阻接触件的方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及形成低电阻接触件的方法。
背景技术
在集成电路(IC)的制造中，诸如晶体管、二极管和电阻器的器件可以形成在晶圆(例如，硅晶圆或另一种半导体晶圆)上，并使用一个或多个金属化层将它们连接在一起。一个或多个金属化层可以包括如本领域公知的用作电连接件以使器件互连的通孔和互连件。接触件可以用于将通孔和互连件连接至器件。
发明内容
为解决现有技术中的问题，本发明提供了一种用于形成电接触件的方法，所述方法包括：在半导体衬底上方形成第一场效应晶体管(FET)和第二场效应晶体管(FET)，所述第二FET的导电类型与所述第一FET的导电类型不同；在所述半导体衬底上方形成介电层；在所述介电层中蚀刻出i)延伸至所述第一FET的源极和漏极区的开口，以及ii)延伸至所述第二FET的源极和漏极区的开口；在所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方形成硬掩模；去除所述硬掩模的第一部分，其中，所述第一部分形成在所述第一FET的源极和漏极区上方；在去除所述硬掩模的第一部分之后，在所述第一FET的源极和漏极区上方形成第一硅化物层，其中，形成所述第一硅化物层的步骤为：在所述第一FET的源极和漏极区上方沉积第一金属层，和退火所述第一金属层以使所述第一金属层反应并形成所述第一硅化物层；在形成所述第一硅化物层之后，去除所述硬掩模的第二部分，其中，所述第二部分形成在所述第二FET的源极和漏极区上方；在去除所述硬掩模的第二部分之后，在所述第二FET的源极和漏极区上方形成第二硅化物层，其中，形成所述第二硅化物层的步骤为：在所述第二FET的源极和漏极区上方沉积第二金属层，和退火所述第二金属层以使所述第二金属层反应并形成所述第二硅化物层；以及在所述开口内沉积第三金属层以填充所述开口。
在上述方法中，其中，去除在所述第一FET的源极和漏极区上方形成的所述硬掩模的第一部分的步骤为：在所述硬掩模上方沉积光刻胶层；图案化所述光刻胶层，从而去除在所述硬掩模的第一部分上方形成的所述光刻胶层的第一部分，而保留所述硬掩模的第二部分上方形成的所述光刻胶层的第二部分；以及蚀刻所述硬掩模，其中，通过蚀刻去除所述硬掩模的第一部分，并且所述光刻胶层的第二部分防止去除所述硬掩模的第二部分。
在上述方法中，其中，在去除所述硬掩模的第一部分之后，所述硬掩模的第二部分保留在所述第二FET的源极和漏极区上方，其中，在保留在所述第二FET的源极和漏极区上方的所述硬掩模的第二部分上方沉积所述第一金属层，并且所述硬掩模的第二部分防止所述第一硅化物层形成在所述第二FET的源极和漏极区上方。
在上述方法中，其中，所述第三金属层形成为与所述第一FET的源极和漏极区和所述第二FET的源极和漏极区接触的所述电接触件，并且，在沉积所述第三金属层之前，形成所述第一硅化物层和所述第二硅化物层。
在上述方法中，其中，将所述硬掩模形成在i)所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方、ii)所述开口的侧壁上方，以及iii)不位于所述开口内部的部分所述介电层上方，并且，在形成所述第一硅化物层和所述第二硅化物层中，不利用第二硬掩模。
在上述方法中，其中，所述开口是用于形成所述电接触件的接触沟槽，所述电接触件与所述第一FET的源极和漏极区和所述第二FET的源极和漏极区接触。
在上述方法中，其中，所述第一FET是PMOS FET，并且所述第二FET是NMOS FET，其中，所述半导体衬底包括硅。
在上述方法中，其中，所述第一FET是PMOS FET，并且所述第二FET是NMOS FET，其中，所述半导体衬底包括硅；所述第一金属层包括镍，并且，所述第一硅化物层包括NiSi。
在上述方法中，其中，所述第一FET是PMOS FET，并且所述第二FET是NMOS FET，其中，所述半导体衬底包括硅；所述第一金属层包括镍，并且，所述第一硅化物层包括NiSi；所述硬掩模包括氮化钛(TiN)，所述方法还包括：在所述第一FET的源极和漏极区上方和所述硬掩模的第二部分上方沉积所述第一金属层；以及在所述第一FET的源极和漏极区上方形成所述第一硅化物层之后，通过蚀刻工艺去除i)所述第一金属层，和ii)所述硬掩模的第二部分，所述蚀刻工艺对所述第一金属层和所述硬掩模的第二部分具有选择性以防止去除所述第一硅化物层。
在上述方法中，其中，所述第一FET是PMOS FET，并且所述第二FET是NMOS FET，其中，所述半导体衬底包括硅；所述第一金属层包括镍，并且，所述第一硅化物层包括NiSi；所述硬掩模包括二氧化硅(SiO2)，所述方法还包括：在所述第一FET的源极和漏极区上方和所述硬掩模的第二部分上方沉积所述第一金属层；以及在所述第一FET的源极和漏极区上方形成所述第一硅化物层之后，通过蚀刻工艺去除所述第一金属层，所述蚀刻工艺对所述第一金属层具有选择性以防止去除所述第一硅化物层，其中，所述蚀刻工艺并不去除所述硬掩模的二氧化硅。
在上述方法中，其中，所述第一FET是PMOS FET，并且所述第二FET是NMOS FET，其中，所述半导体衬底包括硅；所述第二金属层包括钛，并且所述第二硅化物层包括TiSi。
在上述方法中，还包括：在形成所述第一硅化物层之后：去除先前未去除的整个所述硬掩模；将所述第二金属层沉积在i)所述第一FET的源极和漏极区上方，ii)所述第二FET的源极和漏极区上方，iii)所述开口的侧壁上方，和iv)不位于所述开口内部的部分所述介电层上方；在所述第二金属层上方沉积所述第三金属层；以及实施化学机械平坦化(CMP)工艺，其中，所述CMP工艺去除部分所述第二金属层和部分所述第三金属层。
在上述方法中，其中，所述第二硅化物层包括的材料或化合物的组成与所述第一硅化物层的材料或化合物的组成不同。
在上述方法中，还包括：在所述第一FET的源极和漏极区上方和所述硬掩模的第二部分上方沉积所述第一金属层；在形成所述第一硅化物层之后，去除所述第一金属层；在去除所述第一金属层之后，在所述介电层中蚀刻出延伸至所述第一FET的额外的开口和延伸至所述第二FET的栅极区的额外的开口以形成栅极沟槽；以及在蚀刻出所述额外的开口之后，沉积所述第二金属层并形成所述第二硅化物层。
根据本发明的另一个方面，提供了一种用于形成电接触件的方法，所述方法包括：在半导体衬底上方形成邻近NMOS场效应晶体管(FET)的PMOS场效应晶体管(FET)，其中，隔离区将所述PMOS FET与所述NMOSFET间隔开；在所述半导体衬底上方形成介电层；在所述介电层中蚀刻出i)延伸至所述PMOS FET的源极和漏极区的接触沟槽，和ii)延伸至所述NMOS FET的源极和漏极区的接触沟槽；形成硬掩模，所述硬掩模包括在所述PMOS FET上方形成的第一部分和在所述NMOS FET上方形成的第二部分；图案化所述硬掩模以去除所述硬掩模的第一部分；在所述PMOS FET的源极和漏极区上方形成第一硅化物层，其中，所述硬掩模的第二部分防止所述第一硅化物层形成在所述NMOS FET的源极和漏极区上方；去除所述硬掩模的第二部分；在所述NMOS FET的源极和漏极区上方形成第二硅化物层；以及在所述接触沟槽内沉积金属层以填充所述接触沟槽。
根据本发明的又一个方面，提供了一种场效应晶体管(FET)器件，所述FET器件包括：半导体衬底；第一FET和第二FET，形成在所述半导体衬底上方，其中，所述第二FET的导电类型与所述第一FET的导电类型不同，并且所述第一FET和所述第二FET包括：介电层，形成在所述半导体衬底上方，所述介电层包括延伸至所述第一FET的源极和漏极区的开口和延伸至所述第二FET的源极和漏极区的开口；在所述第一FET的源极和漏极区上方形成第一硅化物层，形成所述第一硅化物层的步骤包括：i)在所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方形成硬掩模，ii)去除在所述第一FET的源极和漏极区上方形成的所述硬掩模的第一部分，iii)在所述第一FET的源极和漏极区上方沉积第一金属层，和iv)退火所述第一金属层以使所述第一金属层反应并形成所述第一硅化物层；在所述第二FET的源极和漏极区上方形成第二硅化物层，形成所述第二硅化物层的步骤为：i)去除在所述第二FET的源极和漏极区上方形成的所述硬掩模的第二部分，ii)在所述第二FET的源极和漏极区上方沉积第二金属层，和iii)退火所述第二金属层以使所述第二金属层反应并形成所述第二硅化物层；以及在所述开口内沉积第三金属层以填充所述开口。
在上述FET器件中，其中，去除在所述第一FET的源极和漏极区上方形成的所述硬掩模的第一部分的步骤为：在所述硬掩模上方沉积光刻胶层；图案化所述光刻胶层，从而去除在所述硬掩模的第一部分上方形成的所述光刻胶层的第一部分，而保留在所述硬掩模的第二部分上方形成的所述光刻胶层的第二部分；以及蚀刻所述硬掩模，其中，通过所述蚀刻去除所述硬掩模的第一部分，并且所述光刻胶层的第二部分防止去除所述硬掩模的第二部分。
在上述FET器件中，其中，在去除所述硬掩模的第一部分之后，所述硬掩模的第二部分保留在所述第二FET的源极和漏极区上方，其中，在保留在所述第二FET的源极和漏极区上方的所述硬掩模的第二部分上方沉积所述第一金属层，并且所述第二部分防止所述第一硅化物层形成在所述第二FET的源极和漏极区上方。
在上述FET器件中，其中，将所述硬掩模形成在i)所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方，以及ii)所述介电层上方，并且在形成所述第一硅化物层和所述第二硅化物层中，不利用第二硬掩模。
在上述FET器件中，其中，所述第二硅化物层包括的材料或化合物的组成与所述第一硅化物层的材料或化合物的组成不同。
附图说明
当结合附图进行阅读时，从以下详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的论述，各个部件的尺寸可以任意地增大或缩小。
图1示出了根据一些实施例的在半导体衬底上形成的PMOS场效应晶体管(FET)和NMOS FET，其中，NMOS FET和PMOS FET可以各自利用不同的硅化物材料。
图2A示出了根据一些实施例的包括PMOS FET和NMOS FET的结构，其中，在介电层中形成的开口可以延伸至FET的源极和漏极区。
图2B示出了根据一些实施例的可以沉积在结构上方的硬掩模。
图2C示出了根据一些实施例的可以用于图案化硬掩模的光刻胶层。
图2D可以示出根据一些实施例的通过蚀刻工艺去除硬掩模的第一部分。
图2E可以示出根据一些实施例的在衬底上方沉积硅化物金属层和覆盖层，其中，硅化物金属层可以包括镍或含镍层(例如，具有诸如Ti、Al、Co、Pt或它们的组合的添加物的含镍层)并且可以用于在PMOS FET的源极和漏极区上形成第一硅化物层。
图2F示出了根据一些实施例的退火工艺的使用，其中，退火工艺可以用于在PMOS FET的源极和漏极区上形成第一硅化物层。
图2G可以示出根据一些实施例的用于去除镍或含镍层、覆盖层和保留在结构上的部分硬掩模的蚀刻工艺。
图2H示出了根据一些实施例的可以延伸至NMOS FET的栅极区的栅极沟槽的形成。
图2I可以示出根据一些实施例的在结构上方沉积钛(Ti)层和氮化钛(TiN)层，其中，Ti层可以用于在NMOS FET的源极和漏极区上形成第二硅化物层。
图2J示出了根据一些实施例的第二退火工艺的使用，其中，第二退火工艺可以用于在NMOS FET的源极和漏极区上形成第二硅化物层。
图2K示出了根据一些实施例的用于填充结构的开口的钨(W)层，其中，TiN层可以用作阻挡层以防止W层扩散至Ti层内。
图2L可以示出根据一些实施例的用于平坦化结构的化学机械平坦化(CMP)工艺。
图3可以示出根据一些实施例的可选结构，其中，硬掩模包括二氧化硅(SiO2)。
图4是根据一些实施例的可以示出用于形成低电阻电接触件的示例性方法的流程图。
图5是根据一些实施例的可以示出用于形成低电阻电接触件的另一个示例性方法的流程图。
具体实施方式
以下公开提供了许多用于实施本发明的不同特征的许多不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。这种重复是为了简单和清楚的目的，并且其本身不指示所论述的各个实施例和/或结构之间的关系。
另外，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下”、“在…之上”、“上”等的空间相对位置术语，以描述如图中所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且可以对本文中使用的空间相对位置描述符作相应的解释。
图1示出了根据一些实施例的在半导体衬底102上形成的PMOS场效应晶体管(FET)104和NMOS FET106，其中，NMOS FET106和PMOSFET104可以各自利用不同的硅化物材料。在图1的实例中，PMOS FET104可以包括栅极区108和源极或漏极区118。类似地，NMOS FET106可以包括栅极区108和源极或漏极区120。可以将镍或含镍硅化物层形成在PMOSFET104的源极或漏极区118上方，并且可以将硅化钛层形成在NMOS FET106的源极或漏极区120上方。在另一个实例中，用于PMOS FET104的硅化物层可以包括镍或其他添加物，诸如Ti、Al、Co、Pt或它们的组合。在又一个实例中，用于NMOS FET106的硅化物层可以包括金属-绝缘体-半导体(MIS)结构(例如，包括铝、二氧化钛和硅)或TiSi2。
在图1的实例中，在PMOS FET104和NMOS FET106的源极和漏极区118、120上方形成的硅化物可以由不同的材料组成(即，用于PMOS FET104的硅化物层可以是镍层或具有添加物的含镍层，添加物诸如Ti、Al、Co、Pt或它们的组合，并且用于NMOS FET106的硅化物可以是TiSi或包括钛的其他层)。使用硅化物可以形成低电阻接触件，其中，硅化物可以是低肖特基势垒高度(SBH)硅化物。PMOS FET104和NMOS FET106分别使用两种不同的硅化物材料可以反映的事实为：硅化物肖特基势垒高度通常有利于一种类型的MOSFET，而不利于其他类型的MOSFET。例如，用于PMOS FET(例如，图1的PMOS FET104)的具有低肖特基势垒高度的硅化物当用于NMOS FET(例如，图1的NMOS FET106)时，其可以具有较高且不太理想的肖特基势垒高度。
根据结构的接触件金属和源极/漏极区118、120之间的接触电阻，也可以考虑对PMOS FET104和NMOS FET106分别使用两种不同的硅化物材料。例如，对于NMOS FET106，可以将TiSix用作硅化物材料，并且对于PMOS FET104，可以将NiSi用作硅化物材料。对于NMOS FET106而言，TiSix硅化物可以具有比NiSi低2倍至3倍的接触电阻(例如，N+rcsd)。与之相比，对于PMOS FET104而言，NiSi可以具有比TiSix更低的接触电阻(例如，P+rcsd)。因此，如上所述，在图1的实例中，可以选择两种不同的硅化物材料，其中，对于特定的FET类型，每种所选择的材料可以特别适合于具有低肖特基势垒高度和低接触电阻。虽然在图1的实例中可以将NiSi和TiSi用作硅化物，但是在其他实例中，也可以使用硅化物材料的其他组合。例如，用于PMOS FET104的硅化物材料通常可以包括镍或具有添加物的含镍层，添加物诸如Ti、Al、Co、Pt或它们的组合，并且用于NMOS FET106的硅化物材料通常可以包括钛或者具有或不具有额外的添加物的含钛层。
在半导体衬底102上形成PMOS FET104和NMOS FET106，其中，半导体衬底102可以是硅衬底以形成前文描述的NiSi和TiSi硅化物。可以基本上在半导体衬底102上方形成介电层103。例如，介电层103可以是用于将FET104、106的部件与基本上在衬底102上方或衬底102内形成的其他部件隔离的层间介电(ILD)层。在介电层103中可以蚀刻开口114、116。如图1的实例所示，开口114、116可以延伸至PMOS FET104和NMOSFET106的源极和漏极区118、120。在实例中，开口114、116可以是接触沟槽，且接触沟槽可以用于形成与FET104、106的源极和漏极区118、120接触的电接触件。
在图1的实例中，可以穿过接触沟槽114、116形成用于PMOS FET104和NMOS FET106的不同硅化物。因此，在实例中，在介电层103中可以蚀刻接触沟槽114、116，并且可以通过在接触沟槽114、116内沉积金属层以形成硅化物。沉积在沟槽内的金属层可以包括不同的材料，并且在图1的实例中，可以将镍材料沉积在接触沟槽114中以形成NiSi硅化物，并且可以将钛材料沉积在接触沟槽116中以形成TiSi硅化物。可以对沉积在接触沟槽114、116中的金属层退火以使金属层反应并在FET104、106的源极和漏极区118、120上形成硅化物层。
图1可以示出其他部件。例如，可以将钛(Ti)层110基本上形成在部分结构上方，并且可以将镍(Ni)层112基本上形成在Ti层110上方。Ti层110和Ni层112可以用于各种功能，包括形成硅化物、提供至源极和漏极区118、120的电连接以及提供金属栅极。图1中示出了可以将Ti层110用作金属栅极，金属栅极可以包括延伸至PMOS FET104或NMOS FET106的栅极区121的栅极沟槽117。在另一个实例中，可以使用Ti/TiN或TiO2代替Ti层110形成金属栅极，并且可以将金属栅极的形成与NMOSFET106硅化物的形成整合在一起。在实例中，用于金属栅极的低电阻接触件可以与NMOS FET106接触件一起制造。
在图1的实例中，硬掩模(未在图1中示出)可以用于形成所示的双重硅化物结构。如以下参考图2A至图2L进行的进一步详细阐述，可以将硬掩模沉积在整个结构上方，并且之后进行图案化以去除位于结构的单侧上方的硬掩模。例如，可以去除形成在PMOS FET104上方的部分硬掩模，而可以将形成在NMOS FET106上方的硬掩模的第二部分在结构上保留一段时间。在具有图案化的硬掩模的情况下，可以首先形成PMOS FET104的NiSi硅化物，并且硬掩模的第二部分可以防止NiSi硅化物形成在部分NMOS FET106上方。在形成PMOS FET104的NiSi硅化物之后，可以去除剩余的硬掩模，并且可以形成NMOS FET106的TiSi硅化物。在可选实施例中，可以使用金属-绝缘体-半导体(MIS)接触件代替TiSi硅化物材料(例如，MIS接触件包括铝、二氧化钛和Si或者另一种金属、绝缘体和半导体层的组合)。
硬掩模可以包括多种材料，包括SiO2、Si3N4或TiN等。另外，如下所述，可以使用各种方法去除硬掩模。在硬掩模包括SiO2或Si3N4的实例中，可以通过硅化物预清洗工艺或通过专用的硬掩模蚀刻工艺去除硬掩模。在硬掩模包括TiN的实例中，可以通过选择性蚀刻工艺去除硬掩模。选择性蚀刻工艺可以对硬掩模具有选择性以防止去除硅化物层(例如，以防止去除NiSi硅化物层)。
图2A至图2L可以示出用于使用两种不同的硅化物材料形成低电阻电接触件的示例性工艺。图2A示出了根据一些实施例的包括PMOS FET和NMOS FET的结构，其中，在介电层210中形成的开口208、216可以延伸至FET的源极和漏极区204、212。在图2A的结构中，PMOS FET可以包括栅极区206以及源极和漏极区204，并且NMOS FET可以包括栅极区214、218以及源极和漏极区212。
如图2A所示，可以在半导体衬底202中彼此邻近地形成PMOS FET和NMOS FET，并且可以由隔离区203将PMOS FET和NMOS FET间隔开。半导体衬底202可以包括硅衬底或可以包括其他材料。例如，隔离区203可以是通过在半导体衬底202中蚀刻沟槽、然后用绝缘材料(例如，二氧化硅)填充该沟槽而形成的浅沟槽隔离(STI)区。PMOS FET和NMOSFET可以各自具有不同的导电类型(即，PMOS FET可以主要利用空穴作为电荷载子，而NMOS FET可以主要利用电子作为电荷载子)。
可以在半导体衬底202上方形成介电层210。例如，介电层210可以是包括二氧化硅或另一种绝缘材料的层间介电(ILD)层。在介电层210中可以蚀刻开口208、216。如图2A所示，开口208、216可以延伸至PMOSFET和NMOS FET的源极和漏极区204、212。在实例中，开口208、216是接触沟槽，其可以用于形成与FET的源极和漏极区204、212接触的电接触件。
图2B示出了根据一些实施例的可以沉积在结构上方的硬掩模220。如图2B所示，可以将硬掩模220形成在FET的源极和漏极区204、212上、开口208、216的侧壁上以及不位于开口208、216内部的部分介电层210上。硬掩模220可以由多种材料组成，包括SiO2、Si3N4或TiN等。可以通过原子层沉积或通过其他方法沉积硬掩模220。
图2C示出了根据一些实施例的可以用于图案化硬掩模220的光刻胶层222、224。光刻胶层222、224可以包括两层或三层，其包括具有优选的间隙填充能力的底层(BL)222和用于图案化的顶层224。因此，底层222的间隙填充能力可以优于顶层224。如图2C所示，可以在硬掩模220上方沉积光刻胶层222、224且然后将其图案化。图案化的光刻胶层222、224可以包括在硬掩模220的第一部分上方形成的光刻胶层222、224的第一部分和在硬掩模220的第二部分上方形成的光刻胶层222、224的第二部分。硬掩模220的第一部分可以形成在PMOS FET上方，并且硬掩模220的第二部分可以形成在NMOS FET上方。因此，去除光刻胶层222、224的第一部分可以暴露硬掩模220的第一部分，而硬掩模220的第二部分可以由光刻胶层222、224的第二部分遮蔽。
图2D可以示出根据一些实施例的通过蚀刻工艺去除硬掩模220的第一部分。在蚀刻工艺中，光刻胶层222、224的第二部分可以用作蚀刻掩模并且防止去除基本上位于NMOS FET上方的硬掩模220的第二部分。如图2D所示，相比之下，在蚀刻工艺中，可以在光刻胶层222、224的图案化之后去除暴露的硬掩模220的第一部分。
图2E可以示出根据一些实施例的在结构上方沉积镍(Ni)层226和氮化钛(TiN)层228。在其他实例中，镍层可以不用于层226，相反，可以使用其他含金属层。例如，其他含金属层可以包括具有诸如Ti、Al、Co、Pt或它们的组合的添加物的含镍层。另外，在其他实例中，层228是覆盖层并且可以包括不同于氮化钛的材料。
在图2E的实例中，其中，层226包括镍(Ni)，且层228包括氮化钛，Ni层226可以包括第一金属层，其用于在PMOS FET的源极和漏极区204上形成第一硅化物层。如图2E所示，Ni层226和TiN层228可以沉积在PMOS FET的源极和漏极区204上以及沉积在NMOS FET上方的硬掩模220的第二部分上。在实例中，在沉积Ni层226之前，可以实施预非晶注入(PAI)步骤，其中，PAI步骤可以用于在结构的一个或多个区域中形成非晶硅。在实例中，在PAI步骤之后但在沉积Ni层226之前，可以实施预清洗步骤，其中，如下所述，预清洗步骤可以使结构准备好NiSi硅化物层的形成。
图2F示出了根据一些实施例的退火工艺的使用，其中，退火工艺可以用于在PMOS FET的源极和漏极区204上形成第一硅化物层230。如图2F所示，Ni层226的退火可以使Ni层226反应并形成第一硅化物层230，第一硅化物层230可以包括NiSi。可以形成多种其他第一硅化物层230，包括NiSi和Ni2Si。在图2F的实例中，在去除硬掩模的第一部分(例如，如图2D所示)之后，在NMOS FET上方形成的硬掩模220的第二部分可以保留在NMOS FET的源极和漏极区212上。因此，Ni层226可以沉积在硬掩模220的第二部分上方(例如，如图2E所示)，并且硬掩模220的第二部分可以防止第一硅化物层230形成在NMOS FET的源极和漏极区212上。在实例中，用于形成第一硅化物层230的退火可以是快速热退火。
图2G可以示出根据一些实施例的用于去除镍或含镍层226、覆盖层228和保留在结构上的部分硬掩模220的蚀刻工艺。在图2G中，在形成NiSi硅化物层230(例如，如图2F所示)之后，可以通过蚀刻工艺去除Ni层226、TiN层228以及在NMOS FET上方形成的硬掩模220的第二部分。蚀刻工艺可以对Ni层226、TiN层228以及硬掩模220的第二部分具有选择性以防止去除NiSi硅化物层230。在去除Ni层226、TiN层228以及保留在结构上的部分硬掩模220之后，可以实施额外的退火工艺。在其他实例中，可以在工艺中随后实施额外的退火工艺。例如，额外的退火工艺可以与用于形成TiSi硅化物层的随后的硅化热工艺结合(例如，如参考图2J进行的以下描述)。
图2H示出了根据一些实施例的可以延伸至NMOS FET的栅极区218的栅极沟槽232的形成。如参考图2E至图2G的以上描述，Ni层226可以沉积在PMOS FET的源极和漏极区204上以及硬掩模220的第二部分上，然后在形成NiSi硅化物层230之后去除Ni层226。在去除Ni层226、TiN层228以及硬掩模220的第二部分之后(例如，如图2G所示)，在介电层210中可以蚀刻额外的开口232以形成栅极沟槽。如图2H所示，栅极沟槽232可以延伸至栅极区218。栅极沟槽232可以用于形成金属栅极接触件。此外，在图2H的实例中，可以实施TiSix预清洗步骤，其中，如以下的进一步的详细描述，TiSix预清洗步骤可以使结构准备好TiSi硅化物层的形成。
图2I可以示出根据一些实施例的在结构上方沉积钛(Ti)层234和氮化钛(TiN)层236，其中，Ti层234可以用于在NMOS FET的源极和漏极区212上形成第二硅化物层。如图2I所示，在去除全部硬掩模220之后，可以将Ti层234和TiN层236沉积在PMOS FET的源极和漏极区204上(例如，上方可以形成有第一硅化物层230的PMOS FET的源极和漏极区204)、NMOS FET的源极和漏极区212上、开口208、216、232的侧壁上以及不位于开口208、216、232内部的部分介电层210上。
图2J示出了根据一些实施例的第二退火工艺的使用，其中，第二退火工艺可以用于在NMOS FET的源极和漏极区212上形成第二硅化物层238。如图2J所示，Ti层234的退火可以使Ti层234反应并形成第二硅化物层238，第二硅化物层238可以包括TiSi。可以形成包括TiSi2等的多种其他第二硅化物层238。在实例中，用于形成第二硅化物层238的退火可以是快速热退火或毫秒退火。在实施第二退火中，可以考虑第一硅化物层230(例如，包括NiSi)的热稳定性。如图2J的实例所示，第二硅化物层238(可以包括TiSi)可以与第一硅化物层230(其可以包括NiSi)具有不同的组成。
图2K示出了根据一些实施例的用于填充结构的开口208、216、232的钨(W)层240，其中，TiN层236可以用作阻挡层以防止W层240扩散至Ti层234内。此外，TiN层236可以用作“粘合”层，其中，粘合层可以改进Ti层234与介电层210的粘附性，或者粘合层可以改进W层240与结构的粘附性。
图2L可以示出根据一些实施例的用于平坦化结构的化学机械平坦化(CMP)工艺。如图2L所示，CMP工艺可以去除部分Ti层234、部分TiN层236和部分W层240。作为图2A至图2L的工艺结果，W层240可以用于形成与源极和漏极区204、212(例如，上方可以形成有第一和第二硅化物层230、238的源极和漏极区204、212)接触的电接触件。应该注意，在用于形成电接触件的示例工艺中，可以使用单个硬掩模层(例如，硬掩模220)，并且可以使用单个光刻胶图案化工艺(例如，如图2C所示)。单个硬掩模层和单个光刻胶图案化工艺的使用可以与可以利用多个硬掩模层和更复杂的图案化工艺形成FET器件的可选方法进行对比。
图3可以示出根据一些实施例的可选结构，其中，硬掩模220包括二氧化硅(SiO2)。在图2A至图2L的实例中，可以使用TiN硬掩模形成FET器件。然而，如上所述，硬掩模220可以包括多种其他材料，并且在图3的实例中，硬掩模220可以包括SiO2。特别地，图3的示例性结构可以与制造FET器件中的中间步骤(与图2G中示出的中间步骤相对应)相对应。在图3中，在形成NiSi硅化物层230之后(例如，如图2F所示)，通过蚀刻工艺可以去除Ni层226和TiN层228。蚀刻工艺可以对Ni层226和TiN层228具有选择性以防止去除NiSi硅化物层230。图3的示例性中间步骤可以与图2G的示例性中间步骤进行对比，因为在图3中，选择性蚀刻工艺可以不去除SiO2硬掩模220(例如，与图2G的实例相比，在图2G中，选择性蚀刻工艺去除了TiN硬掩模220)。
在去除Ni层226和TiN层228之后，可以实施预Ti/TiN沉积清洗(例如，如图2I所示，在沉积Ti层234和TiN层236之前可以实施预Ti/TiN沉积清洗)。在预Ti/TiN沉积清洗之后，可以去除SiO2硬掩模220。在去除SiO2硬掩模220之前，在介电层210中可以蚀刻额外的开口232以形成栅极沟槽(例如，类似于图2H中所示的栅极沟槽232的栅极沟槽)。
图4是根据一些实施例的可以示出用于形成低电阻电接触件的示例性方法的流程图400。在步骤402中，可以在半导体衬底上方形成第一和第二场效应晶体管(FET)，其中，第二FET可以具有与第一FET不同的导电类型。在步骤404中，可以在半导体衬底上方形成介电层。在步骤406中，在介电层中可以蚀刻出i)延伸至第一FET的源极和漏极区的开口，以及ii)延伸至第二FET的源极和漏极区的开口。在步骤408中，可以在第一和第二FET的源极和漏极区上方形成硬掩模。在步骤410中，可以去除硬掩模的第一部分，其中，可以将第一部分形成在第一FET的源极和漏极区上方。在步骤412中，在去除硬掩模的第一部分之后，在第一FET的源极和漏极区上方可以形成第一硅化物层。可以形成第一硅化物层的步骤为：在第一FET的源极和漏极区上方沉积第一金属层，以及退火第一金属层以使第一金属层反应并形成第一硅化物层。在步骤414中，在形成第一硅化物层之后，可以去除硬掩模的第二部分，其中，可以将第二部分形成在第二FET的源极和漏极区上方。在步骤416中，在去除硬掩模的第二部分之后，在第二FET的源极和漏极区上方可以形成第二硅化物层。可以形成第二硅化物层的步骤为：在第二FET的源极和漏极区上方沉积第二金属层，以及退火第二金属层以使第二金属层反应并形成第二硅化物层。在步骤418中，可以在开口内沉积第三金属层以填充开口。
图5是根据一些实施例的可以示出用于形成低电阻电接触件的另一个示例性方法的流程图500。在步骤502中，在半导体衬底上方可以形成邻近NMOS场效应晶体管(FET)的PMOS场效应晶体管(FET)，其中，隔离区可以将PMOS FET与NMOS FET间隔开。在步骤504中，在半导体衬底上方可以形成介电层。在步骤506中，在介电层中可以蚀刻出i)延伸至PMOS FET的源极和漏极区的接触沟槽，以及ii)延伸至NMOS FET的源极和漏极区的接触沟槽。在步骤508中，可以形成硬掩模，该硬掩模包括在PMOS FET上方形成的第一部分和在NMOS FET上方形成的第二部分。在步骤510中，可以图案化硬掩模以去除硬掩模的第一部分。在步骤512中，可以在PMOS FET的源极和漏极区上方形成第一硅化物层。硬掩模的第二部分可以防止第一硅化物层形成在NMOS FET的源极和漏极区上方。在步骤514中，可以去除硬掩模的第二部分。在步骤516中，在NMOSFET的源极和漏极区上方可以形成第二硅化物层。在步骤518中，可以在接触沟槽内沉积金属层以填充接触沟槽。
本发明针对在PMOS FET和NMOS FET上形成低电阻接触件的制造方法。如上所述，制造方法可以采用单侧有源区图案化，从而使得硬掩模形成在包括PMOS FET和NMOS FET的结构的一侧上。使用硬掩模来掩蔽NMOS FET，可以首先在PMOS FET上方形成包括第一硅化物材料的硅化物。随后，可以去除硬掩模，并且可以在NMOS FET上方形成包括第二(不同的)硅化物材料的硅化物。可以形成穿过接触结构(例如，穿过接触沟槽，如本文中描述的)的硅化物，并且由于可以使用两种不同的硅化物材料，因此可以实现PMOS FET和NMOS FET中的较低的接触电阻。
本发明针对场效应晶体管(FET)器件和用于形成电接触件的方法。在用于形成电接触件的方法的实施例中，在半导体衬底上方形成第一和第二场效应晶体管(FET)，其中，第二FET的导电类型与第一FET的导电类型不同。在半导体衬底上方形成介电层。在介电层中蚀刻出i)延伸至第一FET的源极和漏极区的开口，以及ii)延伸至第二FET的源极和漏极区的开口。在第一和第二FET的源极和漏极区上方形成硬掩模。去除硬掩模的第一部分，其中，第一部分形成在第一FET的源极和漏极区上方。在去除硬掩模的第一部分之后，在第一FET的源极和漏极区上方形成第一硅化物层。形成第一硅化物层的步骤为：在第一FET的源极和漏极区上方沉积第一金属层，以及退火第一金属层以使第一金属层反应并形成第一硅化物层。在形成第一硅化物层之后，去除硬掩模的第二部分，其中，第二部分形成在第二FET的源极和漏极区上方。在去除硬掩模的第二部分之后，在第二FET的源极和漏极区上方形成第二硅化物层。形成第二硅化物层的步骤为：在第二FET的源极和漏极区上方沉积第二金属层，以及退火第二金属层以使第二金属层反应并形成第二硅化物层。在开口内沉积第三金属层以填充开口。
在用于形成电接触件的方法的另一个实施例中，在半导体衬底上方形成邻近NMOS场效应晶体管(FET)的PMOS场效应晶体管(FET)，其中，隔离区将PMOS FET与NMOS FET间隔开。在半导体衬底上方形成介电层。在介电层中蚀刻出i)延伸至PMOS FET的源极和漏极区的接触沟槽，以及ii)延伸至NMOS FET的源极和漏极区的接触沟槽。形成硬掩模，该硬掩模包括在PMOS FET上方形成的第一部分和在NMOS FET上方形成的第二部分。图案化硬掩模以去除硬掩模的第一部分。在PMOS FET的源极和漏极区上方形成第一硅化物层。硬掩模的第二部分防止第一硅化物层在NMOS FET的源极和漏极区上方形成。去除硬掩模的第二部分。在NMOSFET的源极和漏极区上方形成第二硅化物层。在接触沟槽内沉积金属层以填充接触沟槽。
在FET器件的实施例中，FET器件包括半导体衬底。第一和第二FET形成在半导体衬底上方，其中，第二FET的导电类型与第一FET的导电类型不同。第一和第二FET均包括在半导体衬底上方形成的介电层。介电层包括延伸至第一FET的源极和漏极区的开口和延伸至第二FET的源极和漏极区的开口。第一和第二FET也包括在第一FET的源极和漏极区上方形成的第一硅化物层。形成第一硅化物层的步骤为：在第一和第二FET的源极和漏极区上方形成硬掩模，去除第一FET的源极和漏极区上方形成的硬掩模的第一部分，在第一FET的源极和漏极区上方沉积第一金属层，以及退火第一金属层以使第一金属层反应并形成第一硅化物层。第一和第二FET也包括第二FET的源极和漏极区上方形成的第二硅化物层。形成第二硅化物层的步骤为：去除第二FET的源极和漏极区上方形成的硬掩模的第二部分，在第二FET的源极和漏极区上方沉积第二金属层，以及退火第二金属层以使第二金属层反应并形成第二硅化物层。在开口内沉积第三金属层以填充开口。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于与本文所介绍的实施例实现相同的目的和/或获得相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (10)

1.一种用于形成电接触件的方法，所述方法包括：
在半导体衬底上方形成第一场效应晶体管(FET)和第二场效应晶体管(FET)，所述第二FET的导电类型与所述第一FET的导电类型不同；
在所述半导体衬底上方形成介电层；
在所述介电层中蚀刻出i)延伸至所述第一FET的源极和漏极区的开口，以及ii)延伸至所述第二FET的源极和漏极区的开口；
在所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方形成硬掩模；
去除所述硬掩模的第一部分，其中，所述第一部分形成在所述第一FET的源极和漏极区上方；
在去除所述硬掩模的第一部分之后，在所述第一FET的源极和漏极区上方形成第一硅化物层，其中，形成所述第一硅化物层的步骤为：在所述第一FET的源极和漏极区上方沉积第一金属层，和退火所述第一金属层以使所述第一金属层反应并形成所述第一硅化物层；
在形成所述第一硅化物层之后，去除所述硬掩模的第二部分，其中，所述第二部分形成在所述第二FET的源极和漏极区上方；
在去除所述硬掩模的第二部分之后，在所述第二FET的源极和漏极区上方形成第二硅化物层，其中，形成所述第二硅化物层的步骤为：在所述第二FET的源极和漏极区上方沉积第二金属层，和退火所述第二金属层以使所述第二金属层反应并形成所述第二硅化物层；以及
在所述开口内沉积第三金属层以填充所述开口。
2.根据权利要求1所述的方法，其中，去除在所述第一FET的源极和漏极区上方形成的所述硬掩模的第一部分的步骤为：
在所述硬掩模上方沉积光刻胶层；
图案化所述光刻胶层，从而去除在所述硬掩模的第一部分上方形成的所述光刻胶层的第一部分，而保留所述硬掩模的第二部分上方形成的所述光刻胶层的第二部分；以及
蚀刻所述硬掩模，其中，通过蚀刻去除所述硬掩模的第一部分，并且所述光刻胶层的第二部分防止去除所述硬掩模的第二部分。
3.根据权利要求1所述的方法，其中，在去除所述硬掩模的第一部分之后，所述硬掩模的第二部分保留在所述第二FET的源极和漏极区上方，其中，在保留在所述第二FET的源极和漏极区上方的所述硬掩模的第二部分上方沉积所述第一金属层，并且所述硬掩模的第二部分防止所述第一硅化物层形成在所述第二FET的源极和漏极区上方。
4.根据权利要求1所述的方法，其中，所述第三金属层形成为与所述第一FET的源极和漏极区和所述第二FET的源极和漏极区接触的所述电接触件，并且，在沉积所述第三金属层之前，形成所述第一硅化物层和所述第二硅化物层。
5.根据权利要求1所述的方法，其中，将所述硬掩模形成在i)所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方、ii)所述开口的侧壁上方，以及iii)不位于所述开口内部的部分所述介电层上方，并且，在形成所述第一硅化物层和所述第二硅化物层中，不利用第二硬掩模。
6.根据权利要求1所述的方法，其中，所述开口是用于形成所述电接触件的接触沟槽，所述电接触件与所述第一FET的源极和漏极区和所述第二FET的源极和漏极区接触。
7.根据权利要求1所述的方法，其中，所述第一FET是PMOS FET，并且所述第二FET是NMOS FET，其中，所述半导体衬底包括硅。
8.根据权利要求7所述的方法，其中，所述第一金属层包括镍，并且，所述第一硅化物层包括NiSi。
9.一种用于形成电接触件的方法，所述方法包括：
在半导体衬底上方形成邻近NMOS场效应晶体管(FET)的PMOS场效应晶体管(FET)，其中，隔离区将所述PMOS FET与所述NMOS FET间隔开；
在所述半导体衬底上方形成介电层；
在所述介电层中蚀刻出i)延伸至所述PMOS FET的源极和漏极区的接触沟槽，和ii)延伸至所述NMOS FET的源极和漏极区的接触沟槽；
形成硬掩模，所述硬掩模包括在所述PMOS FET上方形成的第一部分和在所述NMOS FET上方形成的第二部分；
图案化所述硬掩模以去除所述硬掩模的第一部分；
在所述PMOS FET的源极和漏极区上方形成第一硅化物层，其中，所述硬掩模的第二部分防止所述第一硅化物层形成在所述NMOS FET的源极和漏极区上方；
去除所述硬掩模的第二部分；
在所述NMOS FET的源极和漏极区上方形成第二硅化物层；以及
在所述接触沟槽内沉积金属层以填充所述接触沟槽。
10.一种场效应晶体管(FET)器件，所述FET器件包括：
半导体衬底；
第一FET和第二FET，形成在所述半导体衬底上方，其中，所述第二FET的导电类型与所述第一FET的导电类型不同，并且所述第一FET和所述第二FET包括：
介电层，形成在所述半导体衬底上方，所述介电层包括延伸至所述第一FET的源极和漏极区的开口和延伸至所述第二FET的源极和漏极区的开口；
在所述第一FET的源极和漏极区上方形成第一硅化物层，形成所述第一硅化物层的步骤包括：
i)在所述第一FET的源极和漏极区和所述第二FET的源极和漏极区上方形成硬掩模，
ii)去除在所述第一FET的源极和漏极区上方形成的所述硬掩模的第一部分，
iii)在所述第一FET的源极和漏极区上方沉积第一金属层，和
iv)退火所述第一金属层以使所述第一金属层反应并形成所述第一硅化物层；
在所述第二FET的源极和漏极区上方形成第二硅化物层，形成所述第二硅化物层的步骤为：
i)去除在所述第二FET的源极和漏极区上方形成的所述硬掩模的第二部分，
ii)在所述第二FET的源极和漏极区上方沉积第二金属层，和
iii)退火所述第二金属层以使所述第二金属层反应并形成所述第二硅化物层；以及
在所述开口内沉积第三金属层以填充所述开口。
CN201410193203.7A 2014-02-26 2014-05-08 形成低电阻接触件的方法 Active CN104867862B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/190,226 2014-02-26
US14/190,226 US9165838B2 (en) 2014-02-26 2014-02-26 Methods of forming low resistance contacts

Publications (2)

Publication Number Publication Date
CN104867862A true CN104867862A (zh) 2015-08-26
CN104867862B CN104867862B (zh) 2019-05-24

Family

ID=53882932

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410193203.7A Active CN104867862B (zh) 2014-02-26 2014-05-08 形成低电阻接触件的方法

Country Status (3)

Country Link
US (2) US9165838B2 (zh)
CN (1) CN104867862B (zh)
TW (1) TWI528550B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107230702A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN108231665A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 使用含钛层形成半导体装置的方法
CN108933107A (zh) * 2017-05-24 2018-12-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427880A (zh) * 2017-08-22 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN110931361A (zh) * 2019-11-28 2020-03-27 中国科学院微电子研究所 一种mos器件、制造方法、集成电路及电子设备
US11348830B2 (en) 2016-03-25 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508716B2 (en) * 2013-03-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor device
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372099A1 (en) * 2014-06-19 2015-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide formation using a spike annealing process
JP6197169B2 (ja) * 2014-09-29 2017-09-20 東芝メモリ株式会社 半導体装置の製造方法
US9570572B2 (en) * 2014-10-24 2017-02-14 Globalfoundries Inc. Multiple layer interface formation for semiconductor structure
KR102231205B1 (ko) * 2014-11-19 2021-03-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9396995B1 (en) * 2015-02-27 2016-07-19 Globalfoundries Inc. MOL contact metallization scheme for improved yield and device reliability
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts
US10121675B2 (en) * 2016-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and a method for fabricating the same
US11264274B2 (en) * 2019-09-27 2022-03-01 Tokyo Electron Limited Reverse contact and silicide process for three-dimensional logic devices
KR20210073142A (ko) 2019-12-10 2021-06-18 삼성전자주식회사 반도체 장치
US20220310398A1 (en) 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Contact Resistance Reduction for Transistors

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1713368A (zh) * 2004-06-25 2005-12-28 海力士半导体有限公司 用于制造半导体器件的方法
CN101305458A (zh) * 2005-10-18 2008-11-12 St微电子（克偌林斯2）Sas公司 氧化硅层的选择性移除
CN101467244B (zh) * 2006-06-15 2012-02-29 先进微装置公司 低接触电阻cmos电路及其制造方法
US20120171826A1 (en) * 2011-01-05 2012-07-05 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN102983163A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 低源漏接触电阻MOSFETs及其制造方法
CN103000675A (zh) * 2011-09-08 2013-03-27 中国科学院微电子研究所 低源漏接触电阻mosfets及其制造方法
CN103367148A (zh) * 2012-03-29 2013-10-23 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030235936A1 (en) * 1999-12-16 2003-12-25 Snyder John P. Schottky barrier CMOS device and method
US6974737B2 (en) * 2002-05-16 2005-12-13 Spinnaker Semiconductor, Inc. Schottky barrier CMOS fabrication method
US6713335B2 (en) * 2002-08-22 2004-03-30 Chartered Semiconductor Manufacturing Ltd. Method of self-aligning a damascene gate structure to isolation regions
DE102005030583B4 (de) * 2005-06-30 2010-09-30 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Kontaktisolationsschichten und Silizidgebieten mit unterschiedlichen Eigenschaften eines Halbleiterbauelements und Halbleiterbauelement
US20070141798A1 (en) 2005-12-20 2007-06-21 Intel Corporation Silicide layers in contacts for high-k/metal gate transistors
US20080272408A1 (en) * 2007-05-01 2008-11-06 Dsm Solutions, Inc. Active area junction isolation structure and junction isolated transistors including igfet, jfet and mos transistors and method for making
US8110877B2 (en) 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1713368A (zh) * 2004-06-25 2005-12-28 海力士半导体有限公司 用于制造半导体器件的方法
CN101305458A (zh) * 2005-10-18 2008-11-12 St微电子（克偌林斯2）Sas公司 氧化硅层的选择性移除
CN101467244B (zh) * 2006-06-15 2012-02-29 先进微装置公司 低接触电阻cmos电路及其制造方法
US20120171826A1 (en) * 2011-01-05 2012-07-05 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
CN102983163A (zh) * 2011-09-07 2013-03-20 中国科学院微电子研究所 低源漏接触电阻MOSFETs及其制造方法
CN103000675A (zh) * 2011-09-08 2013-03-27 中国科学院微电子研究所 低源漏接触电阻mosfets及其制造方法
CN103367148A (zh) * 2012-03-29 2013-10-23 中芯国际集成电路制造(上海)有限公司 晶体管及其制造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107230702A (zh) * 2016-03-25 2017-10-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107230702B (zh) * 2016-03-25 2020-03-31 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US10861740B2 (en) 2016-03-25 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths
US11348830B2 (en) 2016-03-25 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming trenches with different depths
US11682579B2 (en) 2016-03-25 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming trenches with different depths
CN108231665A (zh) * 2016-12-14 2018-06-29 台湾积体电路制造股份有限公司 使用含钛层形成半导体装置的方法
CN108231665B (zh) * 2016-12-14 2022-09-30 台湾积体电路制造股份有限公司 半导体装置及半导体装置的制作方法
CN108933107A (zh) * 2017-05-24 2018-12-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109427880A (zh) * 2017-08-22 2019-03-05 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN109427880B (zh) * 2017-08-22 2021-12-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN110931361A (zh) * 2019-11-28 2020-03-27 中国科学院微电子研究所 一种mos器件、制造方法、集成电路及电子设备
CN110931361B (zh) * 2019-11-28 2023-03-14 中国科学院微电子研究所 一种mos器件、制造方法、集成电路及电子设备

Also Published As

Publication number Publication date
US20150243565A1 (en) 2015-08-27
US9520327B2 (en) 2016-12-13
CN104867862B (zh) 2019-05-24
US20160035629A1 (en) 2016-02-04
TWI528550B (zh) 2016-04-01
TW201545341A (zh) 2015-12-01
US9165838B2 (en) 2015-10-20

Similar Documents

Publication Publication Date Title
CN104867862A (zh) 形成低电阻接触件的方法
CN107026201B (zh) 半导体装置及其制造方法
US8921226B2 (en) Method of forming semiconductor structure having contact plug
KR101020015B1 (ko) Ｍｏｓｆｅｔ 게이트 전극 랜딩 패드에 대한 구조 및 방법
KR102309368B1 (ko) 보이드-가속화된 파괴를 갖는 ｍｏｓ 안티퓨즈
TWI622097B (zh) 具有選擇性蝕刻終止襯墊之自對準閘極下接接觸
US9508716B2 (en) Methods of manufacturing a semiconductor device
CN104600023A (zh) 半导体集成电路制造的方法
US8629437B2 (en) Semiconductor device and manufacturing method thereof
CN105097807A (zh) FinFET器件的结构和形成方法
CN202721115U (zh) 一种半导体结构
CN102074479B (zh) 半导体器件及其制造方法
US9330972B2 (en) Methods of forming contact structures for semiconductor devices and the resulting devices
CN104701150A (zh) 晶体管的形成方法
US9153484B2 (en) Methods of forming integrated circuits
US11309213B2 (en) Method for manufacturing semiconductor structure
US20160126190A1 (en) Methods of forming an improved via to contact interface by selective formation of a conductive capping layer
US10685969B2 (en) Read-only memory (ROM) device structure and method for forming the same
CN107452719B (zh) 半导体器件
US7701031B2 (en) Integrated circuit structure and manufacturing method thereof
US9349728B1 (en) Semiconductor device and method for fabricating the same
CN104051511A (zh) 半导体器件及其制造方法
US20230008554A1 (en) Transistor device having fin-shaped channel and methods for forming the same
CN109585377B (zh) 半导体结构及其形成方法
JP6230648B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant