KR101020015B1 - Mosfet 게이트 전극 랜딩 패드에 대한 구조 및 방법 - Google Patents
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Abstract
기판, 기판 상의 제1 게이트 전극, 기판 상의 제2 게이트 전극, 및 한 쌍의 플랜지형 단부를 포함하며 제2 게이트 전극과 중첩하는 랜딩 패드를 포함하고, 제2 게이트 전극의 구조가 랜딩 패드의 구조와 불연속적인 것인, 트랜지스터 소자 및 이의 형성 방법이 개시된다.
Description
본 발명의 실시예는 일반적으로 마이크로 전자 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 마이크로 전자 트랜지스터의 성능을 향상시키기 위한 기술 및 이의 제조 방법에 관한 것이다.
MOSFET(metal oxide semiconductor field effect transistors) 또는 CMOS(complementary metal oxide semiconductor) 트랜지스터로도 불리는 전계 효과 트랜지스터(FET)는 일반적으로 소비자 및 산업 응용에 광범위하게 사용되는 로직, 메모리 및 마이크로프로세서 디바이스를 포함하는 집적 회로 소자에 이용된다. 일반적으로, 상호접속 콘택과 게이트 전극 사이의 고밀도 SRAM 소자 및 기타 피치 및 랜덤 로직 회로에는 작은 콘택 영역 마진이 존재한다. 따라서, 마이크로 전자 트랜지스터의 성능 및 생산성(manufacturability)을 향상시키기 위한 신규 기술 및 이의 제조 방법에 대한 필요성이 남아있다.
전술한 바에 비추어, 본 발명의 실시예는 기판, 상기 기판 상의 제1 게이트 전극, 상기 기판 상의 제2 게이트 전극, 및 상기 제2 게이트 전극과 중첩하며 한 쌍의 플랜지형 단부(flanged end)를 포함하는 랜딩 패드(landing pad)를 포함하고, 상기 제2 게이트 전극의 구조는 상기 랜딩 패드의 구조와 불연속적인 것인, 집적 회로(IC)를 제공한다. IC는 상기 기판 상의 매립 산화물(BOX)층, 상기 BOX 층 상의 SOI(silicon on insulator) 층, 및 상기 BOX 층 상의 STI(shallow trench isolation) 영역을 더 포함할 수 있고, 상기 제1 게이트 전극은 상기 SOI 층 상에 있고, 상기 제2 게이트 전극은 상기 STI 영역 상에 있다.
바람직하게는, 상기 랜딩 패드의 너비는 상기 제2 게이트 전극의 너비보다 더 크다. 또한, 일 실시예에서, IC는 상기 제1 게이트 전극의 대향 측면 상의 에피택셜 성장 영역, 상기 제1 게이트 전극의 대향 측면 상에 인접한 측벽 스페이서, 상기 SOI 층과 상기 제1 게이트 전극 사이의 게이트 유전체 층, 상기 제1 게이트 전극 및 상기 에피택셜 성장 영역 상의 살리사이드(salicide) 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 포함할 수 있다.
또한, 또 다른 실시예에서, IC는 상기 제1 게이트 전극의 대향 측면 상의 돌출된(raised) 소스 및 드레인 영역, 상기 제1 게이트 전극의 대향 측면 상에 인접한 측벽 스페이서, 상기 SOI 층과 상기 제1 게이트 전극 사이의 게이트 유전체 층, 상기 제1 게이트 전극 및 상기 돌출된 소스 및 드레인 영역 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 포함할 수 있다.
또한, 또 다른 실시예에서, IC는 상기 STI 영역과 상기 제2 게이트 전극 사이의 게이트 유전체 층, 상기 제2 게이트 전극의 대향 측면 상에 인접하며, 상기 랜딩 패드와 접촉하는 측벽 스페이서, 상기 랜딩 패드 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 포함할 수 있다. 바람직하게는, 상기 랜딩 패드는 에피택셜 성장된 재료를 포함한다. 또한, 상기 랜딩 패드의 상면은 바람직하게 상기 제1 게이트 전극의 상면보다 더 높다.
본 발명의 또 다른 실시예는 기판, 상기 기판 상의 제1 게이트 전극, 상기 기판 상의 제2 게이트 전극, 및 상기 제2 게이트 전극과 중첩하며 한 쌍의 플랜지형 단부를 포함하는 랜딩 패드를 포함하고, 상기 제2 게이트 전극의 구조가 상기 랜딩 패드의 구조와 불연속적이고, 상기 랜딩 패드의 너비가 상기 제2 게이트 전극의 너비보다 더 크고, 상기 랜딩 패드의 상면이 상기 제1 게이트 전극의 상면보다 더 높은 것인, 마이크로 전자 소자를 제공한다. 마이크로 전자 소자는 상기 기판 상의 BOX 층, 상기 BOX 층 상의 SOI 층, 및 상기 BOX 층 상의 STI 영역을 더 포함할 수 있고, 상기 제1 게이트 전극은 상기 SOI 층 상에 있고, 상기 제2 게이트 전극은 상기 STI 영역 상에 있다.
일 실시예에서, 마이크로 전자 소자는 상기 제1 게이트 전극의 대향 측면 상의 에피택셜 성장 영역, 상기 제1 게이트 전극의 대향 측면 상에 인접한 측벽 스페이서, 상기 SOI 층과 상기 제1 게이트 전극 사이의 게이트 유전체 층, 상기 제1 게이트 전극 및 상기 에피택셜 성장 영역 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 포함할 수 있다.
또 다른 실시예에서, 마이크로 전자 소자는 상기 제1 게이트 전극의 대향 측면 상의 돌출된 소스 및 드레인 영역, 상기 제1 게이트 전극의 대향 측면 상에 인접한 측벽 스페이서, 상기 SOI층과 상기 제1 게이트 전극 사이의 게이트 유전체 층, 상기 제1 게이트 전극 및 상기 돌출된 소스 및 드레인 영역 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체층을 포함할 수 있다.
또 다른 실시예에서, 마이크로 전자 소자는 상기 STI 영역과 상기 제2 게이트 전극 사이의 게이트 유전체 층, 상기 제2 게이트 전극의 대향 측면 상에 인접하며, 상기 랜딩 패드와 접촉하는 측벽 스페이서, 상기 랜딩 패드 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 포함할 수 있다. 바람직하게는, 상기 랜딩 패드는 에피택셜 성장된 재료를 포함한다.
본 발명의 또 다른 실시예는 기판, 상기 기판 상의 BOX 층, 상기 BOX 층 상의 SOI 층, 상기 BOX 층 상의 STI 영역, 상기 SOI 층 상의 제1 게이트 구조, 상기 STI 영역 상의 제2 게이트 구조, 및 상기 제2 게이트 구조에 부착된 랜딩 패드를 포함하고, 상기 랜딩 패드의 너비가 상기 제2 게이트 구조의 너비보다 더 크고, 상기 제2 게이트 구조의 구조가 상기 랜딩 패드의 구조와 불연속적인 것인, 전계 효과 트랜지스터(FET)를 제공한다.
일 실시예에서, FET는 상기 제1 게이트 구조의 대향 측면 상의 에피택셜 성장 영역, 상기 제1 게이트 구조의 대향 측면 상에 인접한 측벽 스페이서, 상기 SOI 층과 상기 제1 게이트 구조 사이의 게이트 유전체 층, 상기 제1 게이트 구조 및 상기 에피택셜 성장 영역 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 제1 게이트 구조, 상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 더 포함할 수 있다.
또 다른 실시예에서, FET는 상기 제1 게이트 구조의 대향 측면 상의 돌출된 소스 및 드레인 영역, 상기 제1 게이트 구조의 대향 측면 상에 인접한 측벽 스페이서, 상기 SOI 층과 상기 제1 게이트 구조 사이의 게이트 유전체 층, 상기 제1 게이트 구조 및 상기 돌출된 소스 및 드레인 영역 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 제1 게이트 구조, 상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 더 포함할 수 있다.
또 다른 실시예에서, FET는 상기 STI 영역과 상기 제2 게이트 구조 사이의 게이트 유전체 층, 상기 제2 게이트 구조의 대향 측면 상에 인접하며, 상기 랜딩 패드와 접촉하는 측벽 스페이서, 상기 랜딩 패드 상의 살리사이드 영역, 상기 살리사이드 영역에 접속된 상호접속 콘택, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상의 유전체 라이너, 및 상기 유전체 라이너 상의 층간 유전체 층을 더 포함할 수 있다. 바람직하게는, 상기 랜딩 패드는 에피택셜 성장된 재료를 포함한다. 또한, 상기 랜딩 패드는 바람직하게 상기 제2 게이트 구조와 접하는 한 쌍의 플랜지형 단부를 포함한다. 또한, 상기 랜딩 패드의 상면은 상기 제1 게이트 구조의 상면보다 더 높다.
본 발명의 또 다른 실시예는 집적 회로의 형성 방법을 제공하는데, 본 방법은 기판을 제공하는 단계, 상기 기판 상에 제1 게이트 전극을 패터닝하는 단계, 상기 기판 상에 제2 게이트 전극을 패터닝하는 단계, 및 한 쌍의 플랜지형 단부를 포함하며 상기 제2 게이트 전극과 중첩하는 랜딩 패드를 형성하는 단계를 포함하고, 상기 제2 게이트 전극의 구조는 상기 랜딩 패드의 구조와 불연속적이다.
일 실시예에서, 본 방법은 상기 기판 상에 BOX 층을 위치시키는 단계, 상기 BOX 층 상에 SOI 층을 배치하는 단계, 및 상기 BOX 층 상에 STI 영역을 형성하는 단계를 더 포함할 수 있고, 상기 제1 게이트 전극은 상기 SOI 층 상에 있고, 상기 제2 게이트 전극은 상기 STI 영역 상에 있다. 또 다른 실시예에서, 본 방법은 상기 랜딩 패드의 너비를 상기 제2 게이트 전극의 너비보다 더 크도록 구성하는 단계를 더 포함할 수 있다.
또 다른 실시예에서, 본 방법은 상기 제1 게이트 전극의 대향 측면 상에 에피택셜 영역을 선택적 성장시키는 단계, 상기 제1 게이트 전극의 대향 측면 상에 인접한 측벽 스페이서를 형성하는 단계, 상기 SOI 층과 상기 제1 게이트 전극 사이에 게이트 유전체 층을 위치시키는 단계, 상기 제1 게이트 전극 및 상기 에피택셜 성장 영역 상에 살리사이드 영역을 형성하는 단계, 상기 살리사이드 영역에 상호접속 콘택을 접속시키는 단계, 상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상에 유전체 라이너를 덮는 단계, 및 상기 유전체 라이너 상에 층간 유전체 층을 배치하는 단계를 더 포함할 수 있다.
또 다른 실시예에서, 본 방법은 상기 제1 게이트 전극의 대향 측면 상에 돌출된 소스 및 드레인 영역을 형성하는 단계, 상기 제1 게이트 전극의 대향 측면 상에 인접한 측벽 스페이서를 위치시키는 단계, 상기 SOI 층과 상기 제1 게이트 전극 사이에 게이트 유전체 층을 구성하는 단계, 상기 제1 게이트 전극 및 상기 돌출된 소스 및 드레인 영역 상에 살리사이드 영역을 형성하는 단계, 상기 살리사이드 영역에 상호접속 콘택을 접속시키는 단계, 상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상에 유전체 라이너를 덮는 단계, 및 상기 유전체 라이너 상에 층간 유전체 층을 배치하는 단계를 더 포함할 수 있다.
본 방법은 상기 STI 영역과 상기 제2 게이트 전극 사이에 게이트 유전체 층을 위치시키는 단계, 상기 제2 게이트 전극의 대향 측면 상에 인접하며, 상기 랜딩 패드와 접촉하는 측벽 스페이서를 형성하는 단계, 상기 랜딩 패드 상에 살리사이드 영역을 구성하는 단계, 상기 살리사이드 영역에 상호접속 콘택을 접속시키는 단계, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상에 유전체 라이너를 덮는 단계, 및 상기 유전체 라이너 상에 층간 유전체 층을 형성하는 단계를 더 포함할 수 있다. 바람직하게는, 상기 랜딩 패드를 형성하는 단계에 있어서, 상기 랜딩 패드는 에피택셜 성장된 재료를 포함한다. 또한, 본 방법은 상기 랜딩 패드의 상면을 상기 제1 게이트 전극의 상면보다 더 높도록 구성하는 단계를 더 포함할 수 있다. 또한, 본 방법은 상기 제2 게이트 전극을 패터닝하는 단계와 별도의 공정 단계로 상기 랜딩 패드를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예는 FET의 형성 방법을 제공하는데, 본 방법은 기판을 제공하는 단계, 상기 기판 상에 BOX 층을 증착하는 단계, 상기 BOX 층 상에 SOI 층을 위치시키는 단계, 상기 BOX 층 상에 STI 영역을 형성하는 단계, 상기 SOI 층 상에 제1 게이트 구조를 패터닝하는 단계, 상기 STI 영역 상에 제2 게이트 구조를 패터닝하는 단계, 및 상기 제2 게이트 구조에 랜딩 패드를 부착하는 단계를 포함하고, 상기 랜딩 패드의 너비는 상기 제2 게이트 구조의 너비보다 더 크고, 상기 제2 게이트 구조의 구조는 상기 랜딩 패드의 구조와 불연속적이다.
일 실시예에서, 본 방법은 상기 제1 게이트 구조의 대향 측면 상에 에피택셜 성장 영역을 형성하는 단계, 상기 제1 게이트 구조의 대향 측면 상에 인접한 측벽 스페이서를 부착하는 단계, 상기 SOI 층과 상기 제1 게이트 구조 사이에 게이트 유전체 층을 위치시키는 단계, 상기 제1 게이트 구조 및 상기 에피택셜 성장 영역 상에 살리사이드 영역을 형성하는 단계, 상기 살리사이드 영역에 상호접속 콘택을 접속시키는 단계, 상기 제1 게이트 구조, 상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상에 유전체 라이너를 덮는 단계, 및 상기 유전체 라이너 상기 층간 유전체 층을 배치하는 단계를 더 포함할 수 있다.
또 다른 실시예에서, 본 방법은 상기 STI 영역과 제2 게이트 구조 사이에 게이트 유전체 층을 형성하는 단계, 상기 제2 게이트 구조의 대향 측면 상에 인접하며, 상기 랜딩 패드와 접촉하는 측벽 스페이서를 부착하는 단계, 상기 랜딩 패드 상에 살리사이드 영역을 형성하는 단계, 상기 살리사이드 영역에 상호접속 콘택을 접속시키는 단계, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상에 유전체 라이너를 덮는 단계, 및 상기 유전체 라이너 상에 층간 유전체 층을 배치하는 단계를 더 포함할 수 있다. 바람직하게는, 상기 제2 게이트 구조에 상기 랜딩 패드를 부착시키는 단계에 있어서, 상기 랜딩 패드는 에피택셜 성장된 재료를 포함한다. 또한, 본 방법은 상기 랜딩 패드의 상면을 상기 제1 게이트 구조의 상면보다 더 높도록 구성하는 단계를 더 포함할 수 있다.
본 발명의 실시예의 이들 및 기타 양상은 다음의 설명 및 첨부 도면을 참조하여 고려할 때 더 잘 알 수 있을 것이다. 그러나, 바람직한 실시예 및 이들의 다수의 특정 상세 사항을 나타내는 다음의 설명은 예로써 주어진 것이며 한정하고자 하는 것이 아님을 이해하여야 한다. 많은 변경 및 수정이 본 발명의 사상을 벗어나지 않고서 본 발명의 실시예의 범위 내에서 이루어질 수 있으며, 본 발명에서의 실시예는 모든 이러한 수정을 포함한다.
본 발명의 실시예는 도면을 참조하여 다음의 상세한 설명으로부터 보다 잘 이해할 수 있을 것이다.
도 1 내지 도 10은 본 발명의 실시예에 따른 집적 회로 칩의 연속 제조 단계 중의 단면도들이다.
도 11은 본 발명의 실시예에 따른 바람직한 방법을 나타내는 흐름도이다.
본 발명의 실시예와 이들의 다양한 특징 및 유리한 상세사항이 첨부 도면에 도시되고 다음의 설명에서 상세하게 설명되는 비한정적인 실시예를 참조하여 보다 충실하게 설명된다. 본 발명의 실시예를 불필요하게 모호하게 하지 않도록 잘 알려진 컴포넌트 및 공정 기술의 설명은 생략된다. 본 발명에 사용되는 예는 단지 본 발명의 실시예가 실시될 수 있는 방식의 이해를 용이하게 하고, 또한 당해 기술 분야의 숙련된 자들이 본 발명의 실시예를 실시할 수 있게 해주고자 하는 것이다. 따라서, 이 예들은 본 발명의 실시예의 범위를 한정하는 것으로 해석되어서는 안된다.
언급한 바와 같이, 마이크로 전자 트랜지스터의 성능 및 생산성을 향상시키기 위한 신규 기술 및 제조 방법에 대한 필요성이 남아있다. 본 발명의 실시예는 단순한 라인/공간 PC 패턴을 유지하고 에피택셜 실리콘 게르마늄(eSiGe) 또는 돌출된 소스/드레인 선택적 에피택시 공정과 병용하여 블록 마스크 개구부를 추가하는 기술을 사용하여 게이트 전극 상에 확장형 랜딩 패드를 제공함으로써 이를 달성한다. 이제 도면을 참조하면, 보다 구체적으로는 도 1 내지 도 11을 참조하면, 바람직한 실시예가 도시되어 있으며, 도면에서 유사한 참조 부호는 도면 전체에 걸쳐서 일괄적으로 대응하는 부분을 나타낸다.
도 1 내지 도 10은 본 발명의 실시예에 따라 집적 회로 칩(1)을 제조하는 일련의 순차적인 단면 개략도들을 도시한다. 도 1에 도시된 바와 같이, 당해 기술 분야에 숙련된 자들에게 알려진 바와 같은 STI를 포함한 시작 SOI 기판(10)이 제공된다. 대안으로서, 벌크 비SOI(non-SOI) 기판이 제공될 수도 있다. 일 실시예에서, 기판(10)은 실리콘, 실리콘 합금, Ⅲ-Ⅴ족, 또는 유전체 기판을 포함할 수 있고, 매립 산화물(BOX) 층(20)이 기판(10) 상에 형성되는데, BOX 층(20)은 바람직하게 대략 150nm의 두께를 갖는 실리콘 이산화물을 포함할 수 있다. BOX 층(20) 상에 SOI 층(30)이 형성되며, SOI 층(30)은 바람직하게 대략 50nm의 두께를 갖는 실리콘을 포함할 수 있다. 이후, 포토리소그라피, 건식 에칭, 화학 기상 증착(CVD) 산화물 증착, 및 화학 기계적 연마(CMP)와 같은 종래의 마이크로 전자 공정 기술을 사용하여 STI 영역(40)이 형성된다.
도 2에 도시된 바와 같이, MOSFET 게이트 전극(15, 16)이 형성되는데, 각각의 게이트 전극(15, 16)은 게이트 유전체 층(50)을 포함하고 그 위에 형성된 게이트 폴리실리콘 층(60) 및 하드 마스크 캡 층(80)을 가지며, 일반적으로 열 산화, 질화, CVD, 포토리소그라피 및 건식 에칭과 같은 종래의 마이크로 공정 기술을 사용하여 형성된다. 또한, 등각의 CVD 증착 및 반응성 이온 에칭(RIE)과 같은 이방성 건식 에칭을 사용하여 한 쌍의 측벽 스페이서(70)가 게이트 유전체 층(50), 게이트 폴리실리콘 층(60), 및 하드 마스크 캡 층(80)에 인접하게 위치된다. 바람직하게는, 게이트 유전체 층은 실리콘 이산화물을 포함하고, 대략 1nm 두께이다. 또한, 게이트 폴리실리콘 층(60)은 바람직하게 대략 100nm의 두께를 갖는 CVD 증착된 실 리콘을 포함한다. 측벽 스페이서(70)는 바람직하게 대략 30nm 두께의 SiN과 10nm 두께의 SiO2를 갖는 SiN 및 SiO2 층의 조합을 포함하고, 유전체 하드 마스크 캡(80)은 바람직하게 대략 30nm 두께이다. 일 실시예에서, 게이트 전극(15)은 MOSFET 트랜지스터로서 SOI 실리콘 층(30) 상에 형성되고, 게이트 전극(16)은 STI 영역(40) 상에 형성되어 인접한 MOSFET 소자(도시되지 않음)의 일부나, 두 개의 MOSFET 소자(도시되지 않음) 사이의 상호접속을 구성한다.
다음으로, 도 3에 도시된 바와 같이, SOI 층(30)은 반응성 가스 HCl, HBr, Cl2, SF6와 N2, O2, Ar 및 He와 같은 첨가제 조합의 도입을 포함하는 챔버에서 반응성 이온 에칭(RIE)과 같은 이방성 또는 등방성 건식 에칭을 사용하여 에칭된다. SOI 층(30)은 후속의 에피택셜 실리콘 성장을 위한 SOI 층(30)의 시드층을 포함하는 영역(90)을 남기도록 부분적으로 에칭된다. 도 4에 도시된 바와 같이, 게이트 전극(16)은 마스크 층(95)을 사용하여 마스크되며, 마스크 층(95)은 포토레지스트 또는 SiO2와 같은 유기 또는 무기 재료를 포함할 수 있다. 이어서, 다음의 공정 단계는 종래의 포토리소그라피 기술을 사용하여 게이트 전극(16)에 대하여 노출된 패턴 영역(100)을 생성하도록 IC 칩(1)을 패터닝하는 단계를 수반한다.
다음으로, 도 5에 도시된 바와 같이, RIE와 같은 이방성 건식 에칭 공정을 사용하여 게이트 폴리실리콘 층(60)을 노출시키도록 패터닝된 영역(100) 내의 게이트 전극(16)으로부터 하드 마스크 캡(80) 및 측벽 스페이서(70)의 일부가 제거된다. 이후, 도 6에 나타나 있는 바와 같이, 마스크 층(95)이 IC 칩(1)으로부터 제거 되고, 바람직하게는 선택적 에피택셜 성장 공정을 사용하여 실리콘 또는 실리콘과 SiGe 조합이 성장되어 게이트 전극(15)의 노출된 SOI 층(30) 상에만 에피층(120)을 형성하고 게이트 전극(16)의 폴리실리콘 층(60) 상에 한 쌍의 플랜지형 단부(22)를 갖는 폴리실리콘 랜딩 패드(130)를 형성한다. 게이트 전극(15)의 폴리실리콘 층(60)은 캡 층(80) 및 측벽 스페이서(70)에 의해 선택적 에피택셜 성장으로부터 보호된다. 또한, 반도체 도펀트(도시되지 않음)가 종래의 도핑 기술을 사용하여 에피택셜 영역(120, 130)으로 도입될 수 있다.
도 7에 도시된 바와 같이, 측벽 스페이서(70)는 SOI 층(30)의 MOSFET 확장 영역(140)을 노출시키도록 RIE와 같은 이방성 및 등방성 에칭 공정의 조합을 사용하여 게이트 전극(15)으로부터 제거된다. 당해 기술 분야에 숙련된 자들에게 통상적으로 실시되는 바와 같이 이온 주입을 사용하여 얇은 측벽 산화(도시되지 않음) 및 MOSFET 확장 영역 소자 도핑(도시되지 않음)이 형성될 수 있다. 도 8에서, SiN의 등각 증착 및 RIE에 의한 이방성 에칭과 같은 종래의 공정을 사용하여 이차 측벽 스페이서(150)가 게이트(15, 16) 상에 형성된 것으로 도시되어 있다. 게이트(16) 상의 측벽 스페이서(150)는 게이트(16) 상의 기존의 측벽 스페이서(70)와 병합되며, 명확하게 하기 위해 도 8 내지 도 10에는 측벽 스페이서(150)로서 도시된다. 추가의 MOSFET 도핑(도시되지 않음)이 트랜지스터의 전기적 및 물리적 특성을 조정 및 최적화하기 위해 이온 주입 및 활성 어닐링에 의해 도입될 수 있다.
이후, 도 9에 도시된 바와 같이, 당해 기술 분야에 숙련된 자들에게 알려진 바와 같이, 에피택셜 영역(120, 130), STI 영역의 일부(140), 및 게이트(15)의 폴 리실리콘 층(60)의 상부에 살리사이드 영역(160)을 생성하도록 자기 정렬된(self-aligned) 실리사이드(살리사이드) 공정이 수행된다. 바람직하게, 살리사이드 영역(160)은 CoSi, NiSi, TiSi, PtSi, NiPtSi, 또는 기타 적합한 합금 중 임의의 것을 포함하고, 증착, 어닐링 및 선택적 에칭과 같은 종래의 공정 기술을 사용하여 형성된다. 그 다음, 도 10에 도시된 바와 같이, 응력이 가해진(stressed) SiN과 같은 유전체 라이너(170)가 전체 IC 칩(1) 또는 칩(1)의 선택된 영역 상에 형성된다. 이 단계에 이어서, 실리콘 이산화물(180)과 같은 층간 유전체(ILD)가 유전체 라이너(170) 상에 CVD에 의해 증착되고 CMP에 의해 평탄화된다. 다음으로, 표준 리소그라피, RIE, 금속 증착 및 CMP 기술을 사용하여 금속 콘택(190, 200)이 형성된다. 예를 들어, 금속 콘택(190)은 SOI 층(30) 상의 에피택셜 영역(120) 상의 살리사이드 영역(160)과 접촉하고, 금속 콘택(200)은 게이트 전극(16) 상의 살리사이드 영역(160)과 접촉한다. 본 발명의 다른 실시예에 따라 추가의 비어(도시되지 않음) 및 콘택이 형성될 수 있다.
도 10에 도시된 바와 같은 랜딩 패드(130)를 갖는 완성된 MOSFET 구조(1)는 MOSFET 게이트 전극 소자(16)에 대한 콘택(200)의 오버레이 정합(registration)에 대하여 개선된 제조 허용오차를 제공한다. 도 10에서 영역 x와 y 사이의 크기 차이는 소자(16) 상의 콘택(200)에 대하여 개선되고 확장된 랜딩 영역을 나타낸다. x에서 y로의 랜딩 너비의 증가는 패터닝된 MOSFET 게이트 전극(60) 특성 치수에 속할 수 있다. 예를 들어, 20nm 라인 너비 두께의 MOSFET 게이트의 경우, 콘택(200)에 대한 랜딩 영역은 40nm로 유리하게 증가될 수 있다. IC 칩(1) 상의 더 커진 랜딩 영역으로 인해 제조 허용오차를 개선하고 콘택 저항의 변동을 감소시키고 상호접속 신뢰성을 향상시킬 수 있다.
일반적으로, 본 발명의 실시예는 에피택셜 성장 전에 PC 캡의 랜딩 패드 영역을 개방하도록 에칭하고, PC 폴리 상의 확장된 에피택셜 영역을 CA 랜딩 패드 영역으로서 사용하는 기술을 제공한다. 본 발명의 실시예는 선택적 에피 매입된 SiGe 기술을 보완하며, 벌크 및 SOI CMOS 둘 다에 적용가능하고, 바이폴라, 메모리 및 센서 기술에 적용가능하다. 게이트 영역이 "T" 형상을 갖는 종래의 T 게이트 구조에 비교하여, 본 발명의 실시예는 활성 영역 게이트 구조가 소스/드레인 영역을 가리지(overshadow) 않기 때문에(통상적으로, T 게이트 구조에서는 T의 상부가 T의 돌출 영역 바로 아래의 소스/드레인 실리콘 영역을 가릴 수 있음) 보다 우수한 영역 밀도를 주는 기술을 제공한다. 본 발명의 실시예에 의해 제공되는 접근법은 또한, 표준 eSiGe CMOS 공정 흐름에 여분의 블록 마스크 및 에칭 단계로서 삽입될 수 있기 때문에 주요 다운스케일링(down-scaling) CMOS 기술과도 보다 호환가능하다.
도 11은 도 1 내지 도 10을 참조하여 본 발명의 실시예에 따른 집적 회로(1)의 형성 방법을 나타내는 흐름도를 도시하고, 본 방법은 기판(10)을 제공하는 단계(300), 기판(10) 상에 제1 게이트 전극(15)을 패터닝하는 단계(302), 기판(10) 상에 제2 게이트 전극(16)을 패터닝하는 단계(304), 및 한 쌍의 플랜지형 단부(22)를 포함하며 상기 제2 게이트 전극(15)과 중첩하는 랜딩 패드(130)를 형성하는 단계(306)를 포함하고, 상기 제2 게이트 전극(15)의 구조는 상기 랜딩 패드(130)의 구조와 불연속적이다.
본 발명의 실시예에 의해 제공된 기술은 집적 회로 칩(1)의 제조를 용이하게 한다. 칩 설계는 그래픽 컴퓨터 프로그래밍 언어로 생성되며, 컴퓨터 저장 매체(예를 들어, 디스크, 테이프, 물리적 하드 드라이브 또는 저장 액세스 네트워크에서와 같은 가상 하드 드라이브)에 저장된다. 설계자가 칩 또는 칩을 제조하는데 사용되는 포토리소그라피 마스크를 제작하지 않는 경우, 설계자는 물리적 수단에 의해(예를 들어, 설계를 저장한 저장 매체의 카피를 제공함으로써) 또는 전자적으로(예를 들어, 인터넷을 통하여) 이러한 엔티티에 직접 또는 간접적으로 결과적인 설계를 전송한다. 그 다음, 저장된 설계가 통상적으로 웨이퍼 상에 형성될 당해 칩 설계의 다수 카피를 포함하는 포토리소그라피 마스크의 제조를 위한 적합한 포맷(예를 들어, GDSⅡ)으로 변환된다. 포토리소그라피 마스크는 에칭되거나 처리될 웨이퍼( 및/또는 그 위의 층)의 영역을 정의하는 데 이용된다.
결과적인 집적 회로 칩은 베어(bare) 다이로서 미가공(raw) 웨이퍼 형태(즉, 다수의 패키징되지 않은 칩을 갖는 단일 웨이퍼)로, 또는 패키징된 형태로 제조자에 의해 분배될 수 있다. 후자의 경우, 칩은 단일 칩 패키지(예를 들어, 마더보드에 고정되는 리드를 갖는 플라스틱 캐리어 또는 기타 상위 레벨 캐리어) 또는 다중칩 패키지(예를 들어, 표면 상호접속 또는 매립형 상호접속 중 하나나 둘 다를 갖는 세라믹 캐리어)에 실장된다. 어떤 경우에든, 칩은 그 다음에 (a) 마더보드와 같은 중간 제품 또는 (b) 최종 제품의 일부로서 다른 칩, 개별 회로 소자, 및/또는 기타 신호 처리 디바이스와 통합된다. 최종 제품은 집적 회로 칩을 포함하는 임의의 제품일 수 있으며, 장난감 및 기타 저수준의 응용제품에서 디스플레이, 키보드 나 기타 입력 디바이스, 및 중앙 프로세서를 갖는 진보된 컴퓨터 제품까지 포함한다.
일반적으로, 본 발명의 실시예는 MOSFET 게이트 전극 랜딩 패드(130)를 형성하는 기술 및 그 결과의 구조를 제공하는데, 본 방법은 캡 유전체(80)를 갖는 MOSFET 게이트 전극(15, 16)을 형성하는 단계, 및 상기 게이트 전극 컨덕터(즉, 폴리실리콘(60))를 패터닝하는 단계와 별도의 단계로 게이트 전극(16) 상에 랜딩 패드(130)를 형성하는 단계를 포함한다. 랜딩 패드(130)는, 포토리소그라피를 사용하여 STI(40) 상에 게이트 전극(16)의 영역(100)을 패터닝하고, 게이트 전극(16) 상의 측벽 스페이서(70) 및 캡 층(80)을 에칭하여 하부의 게이트 전극 폴리실리콘(60)을 노출시키고, 선택적 에피택시를 적용하여 게이트 전극(15, 16) 및 SOI 층(30)의 노출된 영역 상에 실리콘(120, 130)을 성장시키고, 후속 처리로 이온 주입, 어닐링 및 살리시데이션(salicidation)을 포함하여 MOSFET을 형성하고, 게이트 전극 랜딩 패드(130) 상에 콘택(190, 200)을 형성하고, 콘택(190, 200)과 칩(1)의 다른 영역 사이의 상호접속 배선(도시되지 않음)을 형성함으로써, 형성된다. 확장된 표면적을 갖는 게이트 전극 랜딩 패드 영역(130)은 하부의 STI 영역(40) 상에 덮여있다. 또한, 게이트 전극(16)은 랜딩 패드(130)와 불연속적(즉, 서로 다른 구조임)이다. 랜딩 패드 구조(130)는 메모리 소자, DRAM, SRAM, 플래시 메모리, 퓨즈, 안티퓨즈, 저항, 커패시터, MRAM(magnetoresistive random access memory), 게이트 어레이, MEMS, 광검출기, CCD 및 프린트 헤드 중 임의의 것을 포함하는 집적 회로 소자에 적용될 수 있다.
특정 실시예의 상술한 설명은, 현 지식을 적용함으로써 일반적인 개념을 벗어나지 않고서 이러한 특정 실시예를 다양한 적용예에 대하여 용이하게 변형 및/또는 적응시킬 수 있으며, 그에 따라 이러한 적응 및 변형은 개시된 실시예의 동등물의 의미 및 범위 내에 포함되는 것으로 의도되어야 하는, 본 발명의 실시예의 전반적인 특징을 충분히 나타낼 것이다. 본 명세서에서 채용되는 표현 및 용어는 설명을 위한 것이며 한정하고자 하는 것이 아니다. 따라서, 본 발명의 실시예가 바람직한 실시예에 대하여 설명되었지만, 당해 기술 분야에 숙련된 자라면 본 발명의 실시예가 첨부된 청구범위의 사상 및 범위 내에서 변형되어 실시될 수 있음을 알 것이다.
Claims (10)
- 집적 회로로서,기판;상기 기판 상의 제1 게이트 전극;상기 기판 상의 제2 게이트 전극; 및상기 제2 게이트 전극과 중첩하며 한 쌍의 플랜지형 단부를 포함하는 랜딩 패드를 포함하고,상기 랜딩 패드의 너비는 상기 제2 게이트 전극의 너비의 적어도 2배이고, 상기 제2 게이트 전극의 구조는 상기 랜딩 패드의 구조와 불연속적(discontinuous)이며, 상기 랜딩 패드는 상기 제2 게이트 전극의 위로 돌출되도록 형성되는 것인, 집적 회로.
- 청구항 1에 있어서,상기 기판 상의 매립 산화물(buried oxide; BOX) 층;상기 BOX 층 상의 SOI(silicon on insulator) 층; 및상기 BOX 층 상의 STI(shallow trench isolation) 영역을 더 포함하고,상기 제1 게이트 전극은 상기 SOI 층 상에 있고,상기 제2 게이트 전극은 상기 STI 영역 상에 있는 것인 집적 회로.
- 청구항 1에 있어서,상기 랜딩 패드의 너비는 상기 제2 게이트 전극의 너비보다 더 큰 것인 집적 회로.
- 청구항 2에 있어서,상기 제1 게이트 전극의 대향 측면 상의 에피택셜 성장 영역;상기 제1 게이트 전극에 인접하여 상기 제1 게이트 전극의 대향 측면 상에 있는 측벽 스페이서;상기 SOI 층과 상기 제1 게이트 전극 사이의 게이트 유전체 층;상기 제1 게이트 전극 및 상기 에피택셜 성장 영역 상의 살리사이드 영역;상기 살리사이드 영역에 접속된 상호접속 콘택;상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상의 유전체 라이너; 및상기 유전체 라이너 상의 층간 유전체 층을 더 포함하는 집적 회로.
- 청구항 2에 있어서,상기 제1 게이트 전극의 대향 측면 상의 돌출된 소스 및 드레인 영역;상기 제1 게이트 전극에 인접하여 상기 제1 게이트 전극의 대향 측면 상에 있는 측벽 스페이서;상기 SOI 층과 상기 제1 게이트 전극 사이의 게이트 유전체 층;상기 제1 게이트 전극 및 상기 돌출된 소스 및 드레인 영역 상의 살리사이드 영역;상기 살리사이드 영역에 접속된 상호접속 콘택;상기 제1 게이트 전극, 상기 측벽 스페이서, 상기 살리사이드 영역 및 상기 STI 영역 상의 유전체 라이너; 및상기 유전체 라이너 상의 층간 유전체 층을 더 포함하는 집적 회로.
- 청구항 2에 있어서,상기 STI 영역과 상기 제2 게이트 전극 사이의 게이트 유전체 층;상기 제2 게이트 전극에 인접하여 상기 제2 게이트 전극의 대향 측면 상에 있는 측벽 스페이서 - 상기 측벽 스페이서는 상기 랜딩 패드와 접촉함 -;상기 랜딩 패드 상의 살리사이드 영역;상기 살리사이드 영역에 접속된 상호접속 콘택;상기 측벽 스페이서, 상기 살리사이드 영역, 및 상기 STI 영역 상의 유전체 라이너; 및상기 유전체 라이너 상의 층간 유전체 층을 더 포함하는 집적 회로.
- 마이크로 전자 소자로서,기판;상기 기판 상의 제1 게이트 전극;상기 기판 상의 제2 게이트 전극; 및상기 제2 게이트 전극과 중첩하며 한 쌍의 플랜지형 단부를 포함하는 랜딩 패드를 포함하고,상기 랜딩 패드의 너비는 상기 제2 게이트 전극의 너비의 적어도 2배이고, 상기 제2 게이트 전극의 구조는 상기 랜딩 패드의 구조와 불연속적(discontinuous)이며, 상기 랜딩 패드는 상기 제2 게이트 전극의 위로 돌출되도록 형성되는 것이고,상기 랜딩 패드의 상면은 상기 제1 게이트 전극의 상면보다 더 높은 것인 마이크로 전자 소자.
- 전계 효과 트랜지스터(field effect transistor; FET)로서,기판;상기 기판 상의 매립 산화물(buried oxide; BOX) 층;상기 BOX 층 상의 SOI(silicon on insulator) 층;상기 BOX 층 상의 STI(shallow trench isolation) 영역;상기 SOI 층 상의 제1 게이트 구조;상기 STI 영역 상의 제2 게이트 구조; 및상기 제2 게이트 구조에 부착된 랜딩 패드를 포함하고,상기 랜딩 패드의 너비는 상기 제2 게이트 구조의 너비의 적어도 2배이고, 상기 제2 게이트 구조의 구조는 상기 랜딩 패드의 구조와 불연속적(discontinuous)이며, 상기 랜딩 패드는 상기 제2 게이트 구조의 위로 돌출되도록 형성되는 것인, 전계 효과 트랜지스터.
- 집적 회로의 형성 방법으로서,기판을 제공하는 단계;상기 기판 상에 제1 게이트 전극을 패터닝하는 단계;상기 기판 상에 제2 게이트 전극을 패터닝하는 단계; 및한 쌍의 플랜지형 단부를 포함하며 상기 제2 게이트 전극과 중첩하는 랜딩 패드를 형성하는 단계를 포함하고,상기 랜딩 패드의 너비는 상기 제2 게이트 전극의 너비의 적어도 2배이고, 상기 제2 게이트 전극의 구조는 상기 랜딩 패드의 구조와 불연속적(discontinuous)이며, 상기 랜딩 패드는 상기 제2 게이트 전극의 위로 돌출되도록 형성되는 것인, 집적 회로의 형성 방법.
- 전계 효과 트랜지스터(field effect transistor; FET)의 형성 방법으로서,기판을 제공하는 단계;상기 기판 상에 매립 산화물(buried oxide; BOX) 층을 증착하는 단계;상기 BOX 층 상에 SOI(silicon on insulator) 층을 위치시키는 단계;상기 BOX 층 상에 STI(shallow trench isolation) 영역을 형성하는 단계;상기 SOI 층 상에 제1 게이트 구조를 패터닝하는 단계;상기 STI 영역 상에 제2 게이트 구조를 패터닝하는 단계;상기 제2 게이트 구조에 랜딩 패드를 부착하는 단계로서, 상기 랜딩 패드의 너비는 상기 제2 게이트 구조의 너비의 적어도 2배이고, 상기 제2 게이트 구조의 구조는 상기 랜딩 패드의 구조와 불연속적(discontinuous)이며, 상기 랜딩 패드는 상기 제2 게이트 구조의 위로 돌출되도록 형성되는 것인, 상기 랜딩 패드 부착 단계;상기 제1 게이트 구조의 대향 측면 상에 에피택셜 성장 영역을 형성하는 단계;상기 제1 게이트 구조에 인접하여 상기 제1 게이트 구조의 대향 측면 상에 제1 측벽 스페이서를 부착하는 단계;상기 SOI 층과 상기 제1 게이트 구조 사이에 제1 게이트 유전체 층을 위치시키는 단계;상기 제1 게이트 구조 및 상기 에피택셜 성장 영역 상에 제1 살리사이드 영역을 형성하는 단계;상기 제1 살리사이드 영역에 제1 상호접속 콘택을 접속시키는 단계;상기 제1 게이트 구조, 상기 제1 측벽 스페이서, 상기 제1 살리사이드 영역, 및 상기 STI 영역 상에 유전체 라이너를 위치시키는 단계;상기 유전체 라이너 상에 층간 유전체 층을 위치시키는 단계;상기 STI 영역과 상기 제2 게이트 구조 사이에 제2 게이트 유전체 층을 형성하는 단계;상기 제2 게이트 구조에 인접하여 상기 제2 게이트 구조의 대향 측면 상에 제2 측벽 스페이서를 부착하는 단계로서, 상기 제2 측벽 스페이서는 상기 제2 게이트 구조 위로 돌출되는 상기 랜딩 패드의 일부분과 접촉하는 것인, 상기 제2 측벽 스페이서 부착 단계;상기 랜딩 패드 상에 제2 살리사이드 영역을 형성하는 단계;상기 제2 살리사이드 영역에 제2 상호접속 콘택을 접속시키는 단계;상기 제2 측벽 스페이서, 상기 제2 살리사이드 영역, 및 상기 STI 영역 상에 상기 유전체 라이너를 위치시키는 단계;상기 유전체 라이너 상에 층간 유전체 층을 위치시키는 단계로서, 상기 랜딩 패드를 상기 제2 게이트 구조에 부착함에 있어서 상기 랜딩 패드는 에피택셜 성장된 재료를 포함하는 것인, 상기 층간 유전체 층을 위치시키는 단계; 및상기 랜딩 패드의 상면이 상기 제1 게이트 구조의 상면보다 더 높도록 구성하는 단계를 포함하는 전계 효과 트랜지스터의 형성 방법.
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