JP2805875B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2805875B2 JP2805875B2 JP1207267A JP20726789A JP2805875B2 JP 2805875 B2 JP2805875 B2 JP 2805875B2 JP 1207267 A JP1207267 A JP 1207267A JP 20726789 A JP20726789 A JP 20726789A JP 2805875 B2 JP2805875 B2 JP 2805875B2
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明はCMOS型ICの形成に於けるイオン注入工程に関
し、 イオン注入処理中のゲート絶縁膜の破壊を避けると共
にポリSiゲートへの接続抵抗の増加を抑止することを目
的とし、 ２種のMOSFETのS/D領域を形成する２回のイオン注入
に於いて、最小限必要なレジスト・マスクの他にポリSi
層のゲート接続電極形成部にもレジスト・マスクを設け
て注入を行う構成とする。
し、 イオン注入処理中のゲート絶縁膜の破壊を避けると共
にポリSiゲートへの接続抵抗の増加を抑止することを目
的とし、 ２種のMOSFETのS/D領域を形成する２回のイオン注入
に於いて、最小限必要なレジスト・マスクの他にポリSi
層のゲート接続電極形成部にもレジスト・マスクを設け
て注入を行う構成とする。
本発明はMOS型集積回路の形成に関わり、特にゲート
絶縁膜の絶縁破壊を伴うことのないイオン注入処理に関
わる。
絶縁膜の絶縁破壊を伴うことのないイオン注入処理に関
わる。
半導体集積回路の高集積化に伴い、それを構成する素
子の微細化が進められている。トランジスタのような能
動素子の微細化の基本的な手法は、素子の全ての寸法を
一定比率で縮小する方法であって、スケール則と呼ばれ
ているものである。
子の微細化が進められている。トランジスタのような能
動素子の微細化の基本的な手法は、素子の全ての寸法を
一定比率で縮小する方法であって、スケール則と呼ばれ
ているものである。
絶縁ゲート型電界効果トランジスタ（以下、MOSFET）
にスケール則を適用する場合、平面的に示される寸法を
変更するだけでなく、垂直断面で示される寸法も同様に
変更されるので、ゲート絶縁膜の厚さも200Å程度の薄
いものとなり、絶縁耐圧の余裕が乏しい状況が生じてい
る。
にスケール則を適用する場合、平面的に示される寸法を
変更するだけでなく、垂直断面で示される寸法も同様に
変更されるので、ゲート絶縁膜の厚さも200Å程度の薄
いものとなり、絶縁耐圧の余裕が乏しい状況が生じてい
る。
今日では、プロセス技術の進歩によってゲート絶縁膜
の特性が向上し、通常の動作時に絶縁破壊の生じること
は殆ど無くなったが、集積回路（以下、IC）の製造工程
中、イオン注入処理に於いてゲート絶縁膜が破壊される
問題が、該皮膜の薄化に伴って生じている。この種の故
障は、当初の動作試験で正常であっても、使用中に経時
的に発生することが多く、良品／不良品の判別が困難で
ある。
の特性が向上し、通常の動作時に絶縁破壊の生じること
は殆ど無くなったが、集積回路（以下、IC）の製造工程
中、イオン注入処理に於いてゲート絶縁膜が破壊される
問題が、該皮膜の薄化に伴って生じている。この種の故
障は、当初の動作試験で正常であっても、使用中に経時
的に発生することが多く、良品／不良品の判別が困難で
ある。
MOS型ICの中、ｎチャネルとｐチャネルの領主のMOSFE
Tを備えるCMOS型ICの製造では、ポリSi層のゲート電極
が形成された後、２回のイオン注入によってトランジス
タのS/D領域が形成される。このイオン注入工程が第３
図（ａ），（ｂ）に示されており、同図面を参照しなが
ら該工程を説明する。
Tを備えるCMOS型ICの製造では、ポリSi層のゲート電極
が形成された後、２回のイオン注入によってトランジス
タのS/D領域が形成される。このイオン注入工程が第３
図（ａ），（ｂ）に示されており、同図面を参照しなが
ら該工程を説明する。
該図面はSi基板１の垂直断面を示す模式図であるが、
基板はｐ型で、ｎ型ウエル２とポリSiのゲート電極３が
形成済であり、これに図示の如くイオン注入が行われて
MOSFETが形成される。５はフィールド酸化膜である。
基板はｐ型で、ｎ型ウエル２とポリSiのゲート電極３が
形成済であり、これに図示の如くイオン注入が行われて
MOSFETが形成される。５はフィールド酸化膜である。
最初、ｎ型ウエル領域がフォトレジスト７（以下、レ
ジスト）でマスクされ、例えば加速電圧60KeVでドーズ
量１×1015cm-2程度にAs+がイオン注入される。ゲート
電極とフィールド酸化膜がマスクとなり、n+のS/D領域6
aが形成される。この状態が第３図（ａ）に示されてい
る。なお、注入されたイオンの押し込みと活性化のため
の熱処理も当然行われるが、煩瑣にわたるのを避けるた
め、以下、この種の熱処理工程の説明は省略する。
ジスト）でマスクされ、例えば加速電圧60KeVでドーズ
量１×1015cm-2程度にAs+がイオン注入される。ゲート
電極とフィールド酸化膜がマスクとなり、n+のS/D領域6
aが形成される。この状態が第３図（ａ）に示されてい
る。なお、注入されたイオンの押し込みと活性化のため
の熱処理も当然行われるが、煩瑣にわたるのを避けるた
め、以下、この種の熱処理工程の説明は省略する。
次に同図（ｂ）のように、形成済のｎチャネル・トラ
ンジスタ領域をレジスト７でマスクして例えばB+をイオ
ン注入すると、ｎ型ウエルにp+のS/D領域6bが形成され
てｐチャネル・トランジスタが出来上がる。この注入条
件は、例えば加速電圧12KeV程度、ドーズ量１×1015cm
-2程度である。なお、B+注入に代えてBF+或いはBF2 +を
注入することも行われるが、その場合の注入条件もB+に
換算して蒸気の程度になるよう設定される。
ンジスタ領域をレジスト７でマスクして例えばB+をイオ
ン注入すると、ｎ型ウエルにp+のS/D領域6bが形成され
てｐチャネル・トランジスタが出来上がる。この注入条
件は、例えば加速電圧12KeV程度、ドーズ量１×1015cm
-2程度である。なお、B+注入に代えてBF+或いはBF2 +を
注入することも行われるが、その場合の注入条件もB+に
換算して蒸気の程度になるよう設定される。
これ等のイオン注入工程では高濃度イオン注入が行わ
れるが、その際の静電気による悪影響が問題となってい
る。即ち、レジストのような高誘電率皮膜にイオン線照
射されると、電荷の蓄積（チャージアップ）が生じ、蓄
積された電荷が近くの導電体に向けて放電されることが
起こるのである。放電を受ける導電体がポリSiゲート電
極或いはその延長部であると、ゲート絶縁膜に高電界が
印加されて絶縁破壊が生じる。
れるが、その際の静電気による悪影響が問題となってい
る。即ち、レジストのような高誘電率皮膜にイオン線照
射されると、電荷の蓄積（チャージアップ）が生じ、蓄
積された電荷が近くの導電体に向けて放電されることが
起こるのである。放電を受ける導電体がポリSiゲート電
極或いはその延長部であると、ゲート絶縁膜に高電界が
印加されて絶縁破壊が生じる。
かかる事態の発生を抑制するため、レジストに被覆さ
れる面積を可能な限り減少させ、レジスト膜上の蓄積電
荷量を減らすことが行われている。第３図の例では、反
対導電型の素子が形成される領域だけをレジスト膜で覆
ってイオン注入を行っている。
れる面積を可能な限り減少させ、レジスト膜上の蓄積電
荷量を減らすことが行われている。第３図の例では、反
対導電型の素子が形成される領域だけをレジスト膜で覆
ってイオン注入を行っている。
第３図の工程の如く、反対導電型素子領域のみをマス
クしてイオン注入を行うと、ポリSiゲート電極を金属配
線に接続するためのゲート・コンタクト形成部４には、
ｎ型及びｐ型の両種のイオンが注入されることになる。
第２図はCMOSの素子形状を例示する平面図であるが、該
図に示されるようにポリSiのゲート電極８は素子領域外
に延長され、該延長部に設けられたコンタクト形成部４
で金属配線に接続される。
クしてイオン注入を行うと、ポリSiゲート電極を金属配
線に接続するためのゲート・コンタクト形成部４には、
ｎ型及びｐ型の両種のイオンが注入されることになる。
第２図はCMOSの素子形状を例示する平面図であるが、該
図に示されるようにポリSiのゲート電極８は素子領域外
に延長され、該延長部に設けられたコンタクト形成部４
で金属配線に接続される。
上記工程に於ける２回のイオン注入のドーズ量が近似
しているため、両種の不純物がポリSi内で補償し合って
その比抵抗を高くし、金属配線への接続抵抗を増加させ
る。そのためICの特性が不安定になり、不良品の発生を
もたらす。
しているため、両種の不純物がポリSi内で補償し合って
その比抵抗を高くし、金属配線への接続抵抗を増加させ
る。そのためICの特性が不安定になり、不良品の発生を
もたらす。
本発明の目的は、同一基板に２種のMOSFETを形成する
ためのイオン注入よってポリSiのコンタクト抵抗を高め
ることのないCMOS型ICの製造方法を提供することであ
る。
ためのイオン注入よってポリSiのコンタクト抵抗を高め
ることのないCMOS型ICの製造方法を提供することであ
る。
上記の目的を達成するため、本発明の半導体装置の製
造方法では 半導体基板にCMOS型の絶縁ゲート型電界効果トランジ
スタを形成する工程の中、第１の導電型のトランジスタ
形成領域のみをレジストでマスクし、第１の導電型と異
なる第２の導電型の不純物をイオン注入する工程または
第２の導電型のトランジスタ形成領域のみをレジストで
マスクして第１の導電型の不純物をイオン注入する工程
の少なくとも一方に於いて、前記トランジスタのポリSi
ゲート電極の配線金属層に接続する部分には、前記第１
または第２の導電型の不純物のイオンが注入されないよ
うに、レジストでマスクして不純物をイオン注入するよ
うに処理される。
造方法では 半導体基板にCMOS型の絶縁ゲート型電界効果トランジ
スタを形成する工程の中、第１の導電型のトランジスタ
形成領域のみをレジストでマスクし、第１の導電型と異
なる第２の導電型の不純物をイオン注入する工程または
第２の導電型のトランジスタ形成領域のみをレジストで
マスクして第１の導電型の不純物をイオン注入する工程
の少なくとも一方に於いて、前記トランジスタのポリSi
ゲート電極の配線金属層に接続する部分には、前記第１
または第２の導電型の不純物のイオンが注入されないよ
うに、レジストでマスクして不純物をイオン注入するよ
うに処理される。
ポリSi層のゲート・コンタクト形成部にイオンを注入
しないためには、例えば該部分をレジストで被覆するこ
とが行われる。少なくも一方のイオン注入が行われなけ
れば、補償による高抵抗化は生じない。また、コンタク
ト形成部のような微小領域だけレジスト面積が増加して
も、ゲート酸化膜の絶縁破壊が有意な程度に増えること
はない。
しないためには、例えば該部分をレジストで被覆するこ
とが行われる。少なくも一方のイオン注入が行われなけ
れば、補償による高抵抗化は生じない。また、コンタク
ト形成部のような微小領域だけレジスト面積が増加して
も、ゲート酸化膜の絶縁破壊が有意な程度に増えること
はない。
第１図は本発明実施例の工程を模式的に示す図であっ
て、同図（ａ）及び（ｂ）は該工程の第１段階を示す平
面図及び断面図、同図（ｃ）は同工程の第２段階を示す
断面図である。以下、これ等の図面を参照しながら実施
例の工程を説明する。なお、第１図に付された各部分の
符号が意味するところは、断りの無い限り第３図と同じ
である。
て、同図（ａ）及び（ｂ）は該工程の第１段階を示す平
面図及び断面図、同図（ｃ）は同工程の第２段階を示す
断面図である。以下、これ等の図面を参照しながら実施
例の工程を説明する。なお、第１図に付された各部分の
符号が意味するところは、断りの無い限り第３図と同じ
である。
同図（ａ）及び（ｂ）の工程は、従来技術を示す第３
図（ａ）の工程に対応する。ｐ型Si基板１にはｎ型ウエ
ル２とフィールド酸化膜５が準備されており、ポリSi層
がパターニングされてゲート電極３と該電極のコンタク
ト形成部４が作られている。
図（ａ）の工程に対応する。ｐ型Si基板１にはｎ型ウエ
ル２とフィールド酸化膜５が準備されており、ポリSi層
がパターニングされてゲート電極３と該電極のコンタク
ト形成部４が作られている。
該工程でもｎ型ウエル領域をレジスト7aでマスクして
As+のイオン注入が行われているが、従来技術との相違
点は、実施例ではウエル領域の他にコンタクト形成部も
レジスト7aでマスクされていることである。
As+のイオン注入が行われているが、従来技術との相違
点は、実施例ではウエル領域の他にコンタクト形成部も
レジスト7aでマスクされていることである。
続く同図（ｂ）の工程でも同様に、コンタクト形成部
４がレジスト7bでマスクされて、B+のイオン注入が行わ
れる。以上２度のイオン注入に於けるドーズ量は従来技
術と同じである。
４がレジスト7bでマスクされて、B+のイオン注入が行わ
れる。以上２度のイオン注入に於けるドーズ量は従来技
術と同じである。
ポリSiゲート電極の不純物ドープは、CVD法によって
ポリSi層を形成する時に、原料ガスに不純物原料を添加
して行うのが通常であり、上記実施例ではコンタクト形
成部は何れのイオン注入でもマスクされているが、本来
含有されている不純物とは反対導電型のイオンの注入だ
けを防止すればよいのであるから、該当するイオン注入
工程だけコンタクト形成部のマスクを設けてもよい。
ポリSi層を形成する時に、原料ガスに不純物原料を添加
して行うのが通常であり、上記実施例ではコンタクト形
成部は何れのイオン注入でもマスクされているが、本来
含有されている不純物とは反対導電型のイオンの注入だ
けを防止すればよいのであるから、該当するイオン注入
工程だけコンタクト形成部のマスクを設けてもよい。
従来技術の如く、ポリSi層に多種のイオンが注入され
る場合、例えば２μｍφの接続電極の平均的なコンタク
ト抵抗の値が約200Ωであるのに比べ、本発明ではそれ
が約50Ωに抑えられる。
る場合、例えば２μｍφの接続電極の平均的なコンタク
ト抵抗の値が約200Ωであるのに比べ、本発明ではそれ
が約50Ωに抑えられる。
このように本発明によれば、ポリSi層と金属配線の接
続抵抗の増加を抑制することができるので、CMOS型ICの
不良発生率が低減することになる。
続抵抗の増加を抑制することができるので、CMOS型ICの
不良発生率が低減することになる。
第１図は実施例の工程を示す模式図、 第２図はCMOSの素子を例示する平面図、 第３図は従来技術の工程を示す模式図 であって、図に於いて １はSi基板、 ２はｎ型ウエル、 ３はゲート電極、 ４はゲート電極のコンタクト形成部、 ５はフィールド酸化膜、 6,6a,6bはS/D領域、 7,7a,7bはレジスト である。
Claims (1)
- 【請求項１】半導体基板にCMOS型の絶縁ゲート型電界効
果トランジスタを形成する工程の中、 第１の導電型のトランジスタ形成領域のみをレジストで
マスクし、第１の導電型と異なる第２の導電型の不純物
をイオン注入する工程または第２の導電型のトランジス
タ形成領域のみをレジストでマスクして第１の導電型の
不純物をイオン注入する工程の少なくとも一方に於い
て、 前記トランジスタのポリSiゲート電極の配線金属層に接
続する部分には、前記第１または第２の導電型の不純物
のイオンが注入されないように、レジストでマスクして
不純物をイオン注入することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207267A JP2805875B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1207267A JP2805875B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371625A JPH0371625A (ja) | 1991-03-27 |
| JP2805875B2 true JP2805875B2 (ja) | 1998-09-30 |
Family
ID=16536966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207267A Expired - Fee Related JP2805875B2 (ja) | 1989-08-10 | 1989-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805875B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236852A (en) * | 1992-09-24 | 1993-08-17 | Motorola, Inc. | Method for contacting a semiconductor device |
| JP2005322730A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7528065B2 (en) * | 2006-01-17 | 2009-05-05 | International Business Machines Corporation | Structure and method for MOSFET gate electrode landing pad |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61207073A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Epson Corp | アクテイブマトリクス基板の製造方法 |
| JPH01165114A (ja) * | 1987-12-21 | 1989-06-29 | Nec Corp | 半導体装置 |
| JPH02164061A (ja) * | 1988-12-19 | 1990-06-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-08-10 JP JP1207267A patent/JP2805875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371625A (ja) | 1991-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |