JP2009524221A - Ｍｏｓｆｅｔゲート電極のランディング・パッドのための構造および方法 - Google Patents

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Abstract

マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術を提供する。
【課題】
【解決手段】トランジスタ装置およびそれを形成する方法であって、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と不連続である。
【選択図】図１

Description

本発明は、一般的には、マイクロエレクトロニクス・デバイスおよびその製作方法に関し、より特定的には、マイクロエレクトロニクス・トランジスタおよびその製作方法の性能を強化するための手法に関する。
電界効果トランジスタ（ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）は、酸化金属半導体電界効果トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）または相補型酸化金属半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）トランジスタとも称され、消費者および産業での応用において幅広く使用される論理、メモリ、およびマイクロプロセッサを含む集積回路デバイス内で通常使用される。
一般的には、相互接続端子とゲート電極との間の高密度の同期ランダム・アクセス・メモリ（ＳＲＡＭ）デバイスならびに他の市販のランダム論理回路において、小さな接触領域マージンがある。したがって、マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術に対する必要性が依然としてある。
以上に鑑み、本発明の一実施の形態は、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、第２のゲート電極の構造は、ランディング・パッドの構造と同時形成でない、集積回路（ＩＣ）を提供する。ＩＣは、基板上の埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層と、ＢＯＸ層上の絶縁体上シリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）層と、ＢＯＸ層上のシャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域とをさらに備えてもよく、第１のゲート電極は、ＳＯＩ層上にあり、第２のゲート電極は、ＳＴＩ領域上にある。
好ましくは、ランディング・パッドの幅は、第２のゲート電極の幅よりも大きい。また、一実施の形態において、ＩＣは、第１のゲート電極の両側にあるエピタキシャル成長領域と、第１のゲート電極に隣接しかつその両側にある側壁スペーサと、ＳＯＩ層と第１のゲート電極との間にあるゲート誘電体層と、第１のゲート電極およびエピタキシャル成長領域上にあるサリサイド領域と、サリサイド領域に接続された相互接続端子と、第１のゲート電極、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。
さらに、他の実施の形態において、ＩＣは、第１のゲート電極の両側にある隆起ソースおよびドレイン領域と、第１のゲート電極に隣接しかつその両側にある側壁スペーサと、ＳＯＩ層と第１のゲート電極との間にあるゲート誘電体層と、第１のゲート電極ならびに隆起ソースおよびドレイン領域上にあるサリサイド領域と、サリサイド領域に接続された相互接続端子と、第１のゲート電極、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。
さらに、他の実施の形態において、ＩＣは、ＳＴＩ領域と第２のゲート電極との間にあるゲート誘電体層と、ランディング・パッドと接触する、第２のゲート電極に隣接しかつその両側にある側壁スペーサと、ランディング・パッド上にあるサリサイド領域と、サリサイド領域に接続された接続間端子と、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。また、ランディング・パッドは、エピタキシャル成長材料を備える。また、ランディング・パッドの上部表面は、第１のゲート電極の上部表面より高いのが好ましい。
本明細書における他の実施の形態は、基板と、基板上の第１のゲート電極と、基板上の第２のゲート電極と、第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備えるマイクロエレクトロニクス・デバイスを提供する。第２のゲート電極の構造は、ランディング・パッドの構造と同時形成でなく、ランディング・パッドの幅は、第２のゲート電極の幅よりも大きく、ランディング・パッドの上部表面は、第１のゲート電極の上部表面より高い。マイクロエレクトロニクス・デバイスは、基板上のＢＯＸ層と、ＢＯＸ層上のＳＯＩ層と、ＢＯＸ層上のＳＴＩ領域とをさらに備えてもよく、第１のゲート電極は、ＳＯＩ層上にあり、第２のゲート電極は、ＳＴＩ領域上にある。
一実施の形態において、マイクロエレクトロニクス・デバイスは、第１のゲート電極の両側にあるエピタキシャル成長領域と、第１のゲート電極に隣接しかつその両側にある側壁スペーサと、ＳＯＩ層と第１のゲート電極との間にあるゲート誘電体層と、第１のゲート電極およびエピタキシャル成長領域上にあるサリサイド領域と、サリサイド領域に接続された相互接続端子と、第１のゲート電極、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。
他の実施の形態において、マイクロエレクトロニクス・デバイスは、第１のゲート電極の両側にある隆起ソースおよびドレイン領域と、第１のゲート電極に隣接しかつその両側にある側壁スペーサと、ＳＯＩ層と第１のゲート電極との間にあるゲート誘電体層と、第１のゲート電極ならびに隆起ソースおよびドレイン領域上にあるサリサイド領域と、サリサイド領域に接続された相互接続端子と、第１のゲート電極、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。
他の実施の形態において、マイクロエレクトロニクス・デバイスは、ＳＴＩ領域と第２のゲート電極との間にあるゲート誘電体層と、ランディング・パッドと接触する、第２のゲート電極に隣接しかつその両側にある側壁スペーサと、ランディング・パッド上にあるサリサイド領域と、サリサイド領域に接続された接続間端子と、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。好ましくは、ランディング・パッドは、エピタキシャル成長材料を備える。
本明細書における他の実施の形態は、基板と、基板上のＢＯＸ層と、ＢＯＸ層上のＳＯＩ層と、ＢＯＸ層上のＳＴＩ領域と、ＳＯＩ層上の第１のゲート構造体と、ＳＯＩ層上の第２のゲート構造体と、第２のゲート構造体に取り付けられたランディング・パッドとを備える電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を提供するものであって、ランディング・パッドの幅は、第２のゲート構造体の幅よりも大きく、第２のゲート構造体の構造は、ランディング・パッドの構造と同時形成でない。
一実施の形態において、ＦＥＴは、第１のゲート構造体の両側にあるエピタキシャル成長領域と、記第１のゲート構造体に隣接しかつその両側にある側壁スペーサと、ＳＯＩ層と第１のゲート構造体との間にあるゲート誘電体層と、第１のゲート構造体およびエピタキシャル成長領域上にあるサリサイド領域と、サリサイド領域に接続された相互接続端子と、第１のゲート構造体、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。
他の実施の形態において、ＦＥＴは、第１のゲート構造体の両側にある隆起ソースおよびドレイン領域と、第１のゲート構造体に隣接しかつその両側にある側壁スペーサと、ＳＯＩ層と第１のゲート構造体との間にあるゲート誘電体層と、第１のゲート構造体ならびに隆起ソースおよびドレイン領域上にあるサリサイド領域と、サリサイド領域に接続された相互接続端子と、第１のゲート構造体、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。
他の実施の形態において、ＦＥＴは、ＳＴＩ領域と第２のゲート構造体との間にあるゲート誘電体層と、ランディング・パッドと接触する、第２のゲート構造体に隣接しかつその両側にある側壁スペーサと、ランディング・パッド上にあるサリサイド領域と、サリサイド領域に接続された接続間端子と、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上にある誘電体ライナーと、誘電体ライナー上にあるレベル間誘電体層とをさらに備えてもよい。好ましくは、ランディング・パッドは、エピタキシャル成長材料を備える。加えて、ランディング・パッドは、好ましくは、第２のゲート構造体に当接するフランジ付きの端部の対を備える。さらに、ランディング・パッドの上部表面は、好ましくは、第１のゲート構造体の上部表面より高い。
本明細書における他の実施の形態は、集積回路を形成する方法を提供するものであって、本方法は、基板を準備するステップと、基板上に第１のゲート電極をパターニングするステップと、基板上に第２のゲート電極をパターニングするステップと、フランジ付き端部の対を備え、第２のゲート電極に重なり合うランディング・パッドを形成するステップとを含み、第２のゲート電極の構造は、ランディング・パッドの構造と同時形成でない。
一実施の形態において、本方法は、基板上にＢＯＸ層を位置付けるステップと、ＢＯＸ層上にＳＯＩ層を配置するステップと、ＢＯＸ層上にＳＴＩ領域を形成するステップと
をさらに含んでもよく、第１のゲート電極は、ＳＯＩ層上にあり、第２のゲート電極は、ＳＴＩ領域上にある。他の実施の形態において、本方法は、ランディング・パッドの幅を第２のゲート電極の幅よりも大きく構成するステップをさらに含んでもよい。
他の実施の形態において、本方法は、第１のゲート電極の両側にエピタキシャル領域を選択的に成長させるステップと、第１のゲート電極に隣接しかつその両側に側壁スペーサを形成するステップと、ＳＯＩ層と第１のゲート電極との間にゲート誘電体層を位置づけるステップと、第１のゲート電極およびエピタキシャル成長領域上にサリサイド領域を形成するステップと、相互接続端子をサリサイド領域に接続するステップと、第１のゲート電極、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上に誘電体ライナーを敷設するステップと、誘電体ライナー上にレベル間誘電体層を配置するステップとをさらに含んでもよい。
他の実施の形態において、本方法は、第１のゲート電極の両側に隆起ソースおよびドレイン領域を形成するステップと、第１のゲート電極に隣接しかつその両側に側壁スペーサを位置付けるステップと、ＳＯＩ層と第１のゲート電極との間にゲート誘電体層を構成するステップと、第１のゲート電極ならびに隆起ソースおよびドレイン領域上にサリサイド領域を形成するステップと、相互接続端子をサリサイド領域に接続するステップと、第１のゲート電極、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上に誘電体ライナーを敷設するステップと、誘電体ライナー上にレベル間誘電体層を配置するステップと
をさらに含んでもよい。
本方法は、ＳＴＩ領域と第２のゲート電極との間にゲート誘電体層を位置付けるステップと、第２のゲート電極に隣接しかつその両側に、ランディング・パッドと接触する側壁スペーサを形成するステップと、ランディング・パッド上にサリサイド領域を構成するステップと、接続間端子をサリサイド領域に接続するステップと、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上に誘電体ライナーを敷設するステップと、誘電体ライナー上にレベル間誘電体層を形成するステップとをさらに含んでもよい。好ましくは、ランディング・パッドの形成ステップにおいて、ランディング・パッドは、エピタキシャル成長材料を備える。加えて、本方法は、ランディング・パッドの上部表面を第１のゲート電極の上部表面より高く構成するステップをさらに含んでもよい。また、第２のゲート電極をパターニングするステップとは別個の処理ステップにおいてランディング・パッドを形成するステップをさらに含んでもよい。
本明細書における他の実施の形態は、基板を準備するステップと、基板上にＢＯＸ層を堆積させるステップと、ＢＯＸ層上にＳＯＩ層を位置付けるステップと、ＢＯＸ層上にＳＴＩ領域を形成するステップと、ＳＯＩ層上に第１のゲート構造体をパターニングするステップと、ＳＴＩ領域上に第２のゲート構造体をパターニングするステップと、ランディング・パッドを第２のゲート構造体に取り付けるステップとを含むＦＥＴを形成する方法を提供するものであって、ランディング・パッドの幅は、第２のゲート構造体の幅よりも大きく、第２のゲート構造体の構造は、ランディング・パッドの構造と同時形成でない。
一実施の形態において、本方法は、第１のゲート構造体の両側にエピタキシャル領域を選択的に成長させるステップと、第１のゲート構造体に隣接しかつその両側に側壁スペーサを取り付けるステップと、ＳＯＩ層と第１のゲート構造体との間にゲート誘電体層を位置づけるステップと、第１のゲート構造体およびエピタキシャル成長領域上にサリサイド領域を形成するステップと、相互接続端子をサリサイド領域に接続するステップと、第１のゲート構造体、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上に誘電体ライナーを敷設するステップと、誘電体ライナー上にレベル間誘電体層を配置するステップとをさらに含んでもよい。
他の実施の形態において、本方法は、ＳＴＩ領域と第２のゲート構造体との間にゲート誘電体層を形成するステップと、第２のゲート構造体に隣接しかつその両側に、ランディング・パッドと接触する側壁スペーサを形成するステップと、ランディング・パッド上にサリサイド領域を形成するステップと、接続間端子をサリサイド領域に接続するステップと、側壁スペーサ、サリサイド領域、およびＳＴＩ領域上に誘電体ライナーを敷設するステップと、誘電体ライナー上にレベル間誘電体層を形成するステップとをさらに含んでもよい。好ましくは、ランディング・パッドの第２のゲート電極への取り付けステップにおいて、ランディング・パッドは、エピタキシャル成長材料を備える。さらに、本方法は、ランディング・パッドの上部表面を第１のゲート構造の上部表面より高く構成するステップをさらに含んでもよい。
本明細書中の実施の形態のこれらおよび他の局面は、以下の説明および添付の図面と共に考慮するとより評価および理解されることになろう。しかしながら、以下の説明は好ましい実施の形態およびそれらの数多くの特定の詳細を示してはいるものの、例示によって与えられるものであり、限定的なものではないことが理解されるべきである。数多くの変更および修正が、本実施の形態の精神から逸脱することなく、本明細書における実施の形態の範囲内で行われてもよく、本明細書における実施の形態は、すべてのそのような修正を含むものである。
本明細書における実施の形態は、添付の図面と共に以下の詳細な説明からより理解されるだろう。
本明細書における実施の形態ならびにその様々な特徴および有利な詳細について、添付の図面において例示されかつ以下の説明において詳述される非限定的な実施の形態を参照して、より完全に説明する。周知の構成要素および処理手法の説明は、本明細書における実施の形態を不必要に不明瞭にしないために省略する。本明細書において使用される例は、本明細書における実施の形態が実施されるであろうやり方の理解を容易にするため、さらには、本明細書における実施の形態を当業者が実施できるようにするためだけに意図されたものである。したがって、本例は、本明細書における実施の形態の範囲を限定するように解釈されるべきではない。
上述のように、マイクロエレクトロニクス・トランジスタおよび製作方法の性能および製造可能性を強化するための新たな技術に対する必要性が依然としてある。本発明の実施の形態は、単純なライン／スペースＰＣパターンを保持してブロック・マスク開口部をエピタキシャル・シリコン・ゲルマニウム（ｅＳｉＧｅ）または隆起ソース／ドレイン選択エピタキシャル処理を組み合わせて追加する手法を使用して、ゲート電極上に拡大ランディング・パッドを提供することによって、これを達成する。図面、特定的には図１から図１１を参照すると、図面にわたって一貫して、同様の参照符号は対応する特徴を示しており、好ましい実施の形態が示されている。
図１から図１０は、本明細書における一実施の形態に係る、集積回路チップ１を製作するための連続する断面概略図のセットを示す。図１に示すように、当業者に周知であるようなシャロー・トレンチ・アイソレーションを含む開始絶縁体上シリコン（ＳＯＩ）基板１０が準備される。代わりに、大型の非ＳＯＩ基板が使用されてもよい。一実施の形態において、基板１０は、シリコン、シリコン合金、ＩＩＩ‐Ｖ、または誘電体基板を備えてもよく、埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層２０が基板１０上に形成され、ＢＯＸ層２０は、好ましくは約１５０ｎｍの厚みを有する二酸化シリコンを備えてもよい。絶縁体上シリコン（ＳＯＩ）層３０がＢＯＸ層２０上に形成され、ＳＯＩ層３０は、好ましくは約５０ｎｍの厚みを有するシリコンを備えてもよい。その後、フォトリソグラフィ、ドライ・エッチング、化学気相蒸着法（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）による酸化物の堆積、および化学機械平坦化（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ：ＣＭＰ）などの従来のマイクロエレクトロニクス処理手法を使用して、シャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域４０が形成される。
図２に示すように、ＭＯＳＦＥＴゲート電極１５，１６が形成され、各ゲート電極１５，１６は、ゲート・ポリシリコン層６０と、その上に形成されたハード・マスク・キャップ層８０とを有するゲート誘電体層５０を備え、通常、熱酸化、窒化、ＣＶＤ、フォトリソグラフィ、およびドライ・エッチングなどの従来のマイクロプロセッシング手法を使用して形成される。加えて、側壁スペーサ７０の対が、同形のＣＶＤによる堆積および反応性イオン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：ＲＩＥ）などの異方性ドライ・エッチングを使用して、ゲート誘電体層５０、ゲート・ポリシリコン層６０、およびハード・マスク・キャップ層８０に隣接して位置付けられる。好ましくは、ゲート誘電体層は、二酸化シリコンを備え、厚みが約１ｎｍである。さらに、ゲート・ポリシリコン層６０は、好ましくは、約１００ｎｍの厚みを有する、ＣＶＤで堆積されたシリコンを備える。側壁スペーサ７０は、好ましくは、ＳｉＮの厚みが約３０ｎｍ、ＳｉＯ２の厚みが約１０ｎｍのＳｉＮおよびＳｉＯ２層の組み合わせを備え、誘電体ハード・マスク・キャップ８０は、好ましくは約３０ｎｍの厚みである。一実施の形態において、ゲート電極１５は、ＳＯＩシリコン層３０上にＭＯＳＦＥＴトランジスタとして形成され、ゲート電極１６は、ＳＴＩ領域４０上に形成されて隣接ＭＯＳＦＥＴデバイス（図示せず）の一部を構成するか、２つのＭＯＳＦＥＴデバイス（図示せず）の相互接続を構成する。
次に、図３に示すように、ＳＯＩ層３０は、チャンバ内において、反応ガスＨＣｌ ＨＢｒ、Ｃｌ２、ＳＦ６とＮ２、Ｏ２およびＡｒおよびＨｅなどの添加物との組み合わせを導入することを含む反応性イオン・エッチング（ＲＩＥ）などの異方性または等方性ドライ・エッチングを使用してエッチングされる。ＳＯＩ層３０は、後続のエピタキシャル・シリコン成長のためのＳＯＩ層３０のシード層を備える領域９０を残して部分的にエッチングされる。図４に示すように、ゲート電極１６は、マスキング層９５を使用してマスクされ、マスキング層９５は、フォトレジストまたはＳｉＯ２などの有機または無機材料を備えてもよい。その後、本処理の次のステップは、ＩＣチップ１をパターニングして、従来のフォトリソグラフィ手法を使用して、ゲート電極１６のための露出されたパターン領域１００を作成する。
次に、図５に示すように、ハード・マスク・キャップ８０および側壁スペーサ７０の部分が、パターニングされた領域１００内部のゲート電極１６から除去されて、ＲＩＥなどの異方性ドライ・エッチング処理を使用してゲート・ポリシリコン層６０を露出させる。その後、図６に示すように、マスキング層９５がＩＣチップ１から取り去られ、好ましくはシリコンまたはシリコンおよびＳｉＧｅの組み合わせを選択エピタキシャル成長処理を使用して成長させて、ゲート電極１５の露出されたＳＯＩ層３０上のみにエピタキシャル層１２０を形成するとともに、ゲート電極１６のポリシリコン層６０上には、フランジ付きの端部２２の対を有するポリシリコンのランディング・パッド１３０を形成する。ゲート電極１５のポリシリコン層６０は、キャップ層８０と側壁スペーサ７０とによって、選択エピタキシャル成長から保護されている。加えて、従来のドーピング手法を使用して、半導体ドープ剤（図示せず）がエピタキシャル領域１２０，１３０（ランディング・パッド）内へ導入されてもよい。
図７に示すように、側壁スペーサ７０は、ＲＩＥなどの異方性および等方性エッチングの組み合わせを使用してゲート電極１５から取り去られ、ＳＯＩ層３０のＭＯＳＦＥＴ拡張領域１４０を露出させる。薄い側壁酸化（図示せず）およびＭＯＳＦＥＴ拡張領域のデバイス・ドーピング（図示せず）が、当業者によって慣例的に行われているようなイオン注入を使用して形成されてもよい。図８には、２次側壁スペーサ１５０が、ＳｉＮの同形堆積およびＲＩＥによる異方性エッチングなどの従来の処理を使用して、ゲート１５，１６上に形成されるように示されている。ゲート１６上の側壁スペーサ１５０は、ゲート１６上の既存の側壁スペーサ７０と一体化して、図８〜図１０においては、明確にするために、側壁スペーサ１５０として示されている。さらなるＭＯＳＦＥＴドーピング（図示せず）がイオン注入および活性化アニールによって導入されて、トランジスタの電気的および物理的特性を調整および最適化してもよい。
その後、図９に示すように、自己整合シリサイド（サリサイド）処理が行われて、当業者にとって周知であるように、エピタキシャル領域１２０，１３０およびＳＴＩ領域１４０の部分の上と、ゲート１５におけるポリシリコン層６０の上とにサリサイド領域１６０を作成する。好ましくは、サリサイド領域１６０は、ＣｏＳｉ，ＮｉＳｉ，ＴｉＳｉ，ＰｔＳｉ，ＮｉＰｔＳｉ，または他の適切な合金のうちの任意のものを備え、堆積、アニール、および選択的エッチングなどの従来の処理手法を使用して形成される。その後、図１０に示すように、圧力を加えたＳｉＮなどの誘電体ライナー１７０がＩＣチップ１全体上にまたはチップ１の選択された領域に形成される。このステップに続いて、二酸化シリコンなどのレベル間誘電体（ｉｎｔｅｒｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）１８０がＣＶＤによって堆積されて、ＣＭＰによって誘電体ライナー１７０上で平坦化される。次に、金属端子１９０，２００が標準的なリソグラフィ、ＲＩＥ、金属堆積、およびＣＭＰ手法を使用して形成される。例えば、金属端子１９０は、ＳＯＩ層３０上のエピタキシャル領域１２０上でサリサイド領域１６０と接触し、金属端子２００は、ゲート電極１６上でサリサイド領域１６０と接触する。さらなるビア（図示せず）および端子が本明細書における他の実施の形態に従って形成されてもよい。
ランディング・パッド１３０を伴う図１０に示すような完成されたＭＯＳＦＥＴ構造体１は、ＭＯＳＦＥＴゲート電極デバイス１６に対して、端子２００の重ね合わせの位置合わせに関する改良された製造許容範囲をもたらす。図１０における領域ｘと領域ｙとの間のサイズの差は、デバイス１６上の端子２００のための改良および拡張されたランディング領域を示す。ランディング幅のｘからｙへの増大は、パターニングされたＭＯＳＦＥＴゲート電極６０の特徴的な寸法程度でありうる。例えば、２０ｎｍの線幅の厚みであるＭＯＳＦＥＴゲートについては、端子２００のためのランディング領域は、好都合なことに４０ｎｍに増大されてもよい。ＩＣチップ１上のランディング領域が大きくなれば、製造許容範囲の改良、端子の抵抗の変動の減少、および相互接続の信頼性の改良が可能となる。
一般的には、本明細書における実施の形態は、エピタキシャル成長前にＰＣキャップのランディング・パッド領域をエッチングして開き、ＰＣポリ上の拡大されたエピタキシャル領域をＣＡランディング・パッド領域として使用するための手法を提供する。本明細書における実施の形態は、選択的なエピを埋め込んだＳｉＧｅ手法を補完するものであって、大型およびＳＯＩのＣＭＯＳの両方、双極性、メモリ、およびセンサ技術に適用可能である。ゲート領域が「Ｔ」形状を有する従来のＴゲート構造と比較して、本明細書における実施の形態は、より良好な領域密度を与える技術を提供するものである。なぜなら、アクティブ領域のゲート構造がソース／ドレイン領域を影で覆う（典型的には、Ｔゲート構造においては、Ｔの上部が、Ｔの突出部の下のソース／ドレイン・シリコン領域に影を落とすことになりうる）ことがないからである。また、本明細書における実施の形態によって提供される取り組みは、主流である縮小ＣＭＯＳ技術ともより適合している。なぜなら、本明細書における実施の形態によって提供される取り組みは、標準的なｅＳｉＧｅのＣＭＯＳ処理フローに追加のブロック・マスクおよびエッチング・ステップとして挿入されてもよいからである。
図１１は、図１〜図１０を参照すると、本明細書における一実施の形態に係るフロー図を示しており、本フロー図は、集積回路１を形成する方法を示しており、本方法は、基板１０を準備するステップ（３００）と、基板１０上に第１のゲート電極１５をパターニングするステップ（３０２）と、基板１０上に第２のゲート電極１６をパターニングするステップ（３０４）と、フランジ付き端部の対を備え、第２のゲート電極１６に重なり合うランディング・パッド１３０を形成するステップ（３０６）とを含み、第２のゲート電極１６の構造は、ランディング・パッド１３０の構造と同時形成でない。
本明細書における実施の形態によって提供される技術は、集積回路チップ１の製作を容易にするものである。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、または記憶アクセス・ネットワークなどの仮想ハード・ドライブ）に記憶される。設計者がチップまたはチップを製作するために使用されるフォトリソグラフィのマスクを製作しない場合には、設計者は、結果生じた設計を、直接または間接的に、物理的手段（例えば、設計を記憶した記憶媒体のコピーを提供することによって）または電子的に（例えば、インターネットを通じて）そのようなエンティティへ送信する。記憶された設計は、その後、適切なフォーマットに変換され（例えば、ＧＤＳＩＩ）、フォトリソグラフィのマスクの製作に供され、典型的には、ウエハ上に形成されるべき当該チップ設計の複数のコピーを含む。フォトリソグラフィのマスクは、エッチングされるかそうでなければ処理されるべきウエハ（またはその上の層あるいはその両方）の領域を規定するために使用される。
結果生じた集積回路チップは、未加工のウエハの形式で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、むき出しの型として、またはパッケージ化された形式で製作者によって配布され得る。後者の場合には、チップは、単一のチップ・パッケージ（プラスチックのキャリアであって、マザーボードまたは他の高レベルのキャリアにリードが貼り付けられたものなど）内か、またはマルチチップのパッケージ（表面相互接続または埋め込み相互接続の一方または両方を有するセラミックのキャリアなど）内に取り付けられる。いずれの場合も、その後、チップは他のチップ、ディスクリートな回路要素、または他の信号処理デバイスあるいはそのすべてに対して、（ａ）マザーボードなどの中間製品か、または（ｂ）最終製品のいずれかの一部として統合される。最終製品は、集積回路チップを含む任意の製品であり得るのであって、おもちゃおよび他の低価格な応用から、ディスプレイ、キーボードまたは他の入力装置、および中央プロセッサを有する高度なコンピュータ製品までの範囲に及ぶ。
一般的には、本明細書における一実施の形態は、ＭＯＳＦＥＴゲート電極のランディング・パッド１３０を形成する手法とその結果生じる構造とを提供するものであって、本方法は、キャップ誘電体８０と共にＭＯＳＦＥＴゲート電極１５，１６を形成するステップと、ゲート電極導電体（すなわち、ポリシリコン６０）をパターニングするステップとは別個のステップにおいて、ゲート電極１６上にランディング・パッド１３０を形成するステップとを含む。ランディング・パッド１３０の形成は、ＳＴＩ４０上のゲート電極１６の領域１００をフォトリソグラフィを使用してパターニングすることと、ゲート電極１６上の側壁スペーサ７０およびキャップ層８０をエッチングして基礎となるゲート電極ポリシリコン６０を露出させることと、選択的にエピタキシーを適用してシリコン１２０，１３０をゲート電極１５，１６およびＳＯＩ層３０の露出された領域上で成長させることと、イオン注入、アニール、およびサリサイド化を含むＭＯＳＦＥＴを形成するための後続処理と、ゲート電極のランディング・パッド１３０上に端子１９０，２００を形成することと、端子１９０，２００とチップ１の他の領域との間の相互接続配線（図示せず）を形成することとによって行われる。拡張された表面領域を有するゲート電極のランディング・パッド領域１３０は、基礎となるＳＴＩ領域４０上に垂れ下がっている。さらに、ゲート電極１６は、ランディング・パッド１３０と同時形成でない（すなわち、異なる構造である）。ランディング・パッド構造体１３０は、メモリ要素、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、ＳＲＡＭ，フラッシュ・メモリ、ヒューズ、アンチヒューズ、抵抗、キャパシタ、磁気抵抗ランダム・アクセス・メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）、ゲート・アレイ、微小電子機械システム（ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ：ＭＥＭＳ）、光検出器、電荷結合素子（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ：ＣＣＤ）、およびプリント・ヘッドのいずれをも含む集積回路デバイスに適用されてもよい。
特定の実施の形態の以上の説明は、本明細書における実施の形態の一般的な性質を完全に明らかにするものとなるので、他者は、現在の知識を適用することによって、様々な応用のためにそのような特定の実施の形態を一般的な概念から逸脱することなく容易に修正または適合あるいはその両方を行うことができるので、そのような適合および修正は、開示された実施の形態の均等物の意味および範囲内で理解されるべきであり、そのように意図されている。本明細書において使用されている語法または用語は、説明のためのものであり、限定的でないことが理解されるべきである。従って、本明細書における実施の形態を好ましい実施の形態の観点から説明してきたが、添付の請求項の精神および範囲内の修正を伴って実施され得ることを当業者は理解するだろう。
本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る集積回路チップの後続の製作ステップ中の断面図である。 本明細書における一実施の形態に係る好ましい方法を示すフロー図である。

Claims (35)

  1. 基板と、
    前記基板上の第１のゲート電極と、
    前記基板上の第２のゲート電極と、
    前記第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、
    前記第２のゲート電極の構造は、前記ランディング・パッドの構造と同時形成でない、集積回路。
  2. 前記基板上の埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層と、
    前記ＢＯＸ層上の絶縁体上シリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）層と、
    前記ＢＯＸ層上のシャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域とをさらに備え、
    前記第１のゲート電極は、前記ＳＯＩ層上にあり、
    前記第２のゲート電極は、前記ＳＴＩ領域上にある、請求項１に記載の集積回路。
  3. 前記ランディング・パッドの幅は、前記第２のゲート電極の幅よりも大きい、請求項１に記載の集積回路。
  4. 前記第１のゲート電極の両側にあるエピタキシャル成長領域と、
    前記第１のゲート電極に隣接しかつその両側にある側壁スペーサと、
    前記ＳＯＩ層と前記第１のゲート電極との間にあるゲート誘電体層と、
    前記第１のゲート電極および前記エピタキシャル成長領域上にあるサリサイド領域と、
    前記サリサイド領域に接続された相互接続端子と、
    前記第１のゲート電極、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項２に記載の集積回路。
  5. 前記第１のゲート電極の両側にある隆起ソースおよびドレイン領域と、
    前記第１のゲート電極に隣接しかつその両側にある側壁スペーサと、
    前記ＳＯＩ層と前記第１のゲート電極との間にあるゲート誘電体層と、
    前記第１のゲート電極ならびに前記隆起ソースおよびドレイン領域上にあるサリサイド領域と、
    前記サリサイド領域に接続された相互接続端子と、
    前記第１のゲート電極、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項２に記載の集積回路。
  6. 前記ＳＴＩ領域と前記第２のゲート電極との間にあるゲート誘電体層と、
    前記ランディング・パッドと接触する、前記第２のゲート電極に隣接しかつその両側にある側壁スペーサと、
    前記ランディング・パッド上にあるサリサイド領域と、
    前記サリサイド領域に接続された接続間端子と、
    前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項２に記載の集積回路。
  7. 前記ランディング・パッドは、エピタキシャル成長材料を備える、請求項１に記載の集積回路。
  8. 前記ランディング・パッドの上部表面は、前記第１のゲート電極の上部表面より高い、請求項１に記載の集積回路。
  9. 基板と、
    前記基板上の第１のゲート電極と、
    前記基板上の第２のゲート電極と、
    前記第２のゲート電極に重なり合うフランジ付き端部の対を備えるランディング・パッドとを備え、
    前記第２のゲート電極の構造は、前記ランディング・パッドの構造とは同時形成でなく、
    前記ランディング・パッドの幅は、前記第２のゲート電極の幅よりも大きく、
    前記ランディング・パッドの上部表面は、前記第１のゲート電極の上部表面より高い、マイクロエレクトロニクス・デバイス。
  10. 前記基板上の埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層と、
    前記ＢＯＸ層上の絶縁体上シリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）層と、
    前記ＢＯＸ層上のシャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域とをさらに備え、
    前記第１のゲート電極は、前記ＳＯＩ層上にあり、
    前記第２のゲート電極は、前記ＳＴＩ領域上にある、請求項９に記載のマイクロエレクトロニクス・デバイス。
  11. 前記第１のゲート電極の両側にあるエピタキシャル成長領域と、
    前記第１のゲート電極に隣接しかつその両側にある側壁スペーサと、
    前記ＳＯＩ層と前記第１のゲート電極との間にあるゲート誘電体層と、
    前記第１のゲート電極および前記エピタキシャル成長領域上にあるサリサイド領域と、
    前記サリサイド領域に接続された相互接続端子と、
    前記第１のゲート電極、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項１０に記載のマイクロエレクトロニクス・デバイス。
  12. 前記第１のゲート電極の両側にある隆起ソースおよびドレイン領域と、
    前記第１のゲート電極に隣接しかつその両側にある側壁スペーサと、
    前記ＳＯＩ層と前記第１のゲート電極との間にあるゲート誘電体層と、
    前記第１のゲート電極ならびに前記隆起ソースおよびドレイン領域上にあるサリサイド領域と、
    前記サリサイド領域に接続された相互接続端子と、
    前記第１のゲート電極、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項１０に記載のマイクロエレクトロニクス・デバイス。
  13. 前記ＳＴＩ領域と前記第２のゲート電極との間にあるゲート誘電体層と、
    前記ランディング・パッドと接触する、前記第２のゲート電極に隣接しかつその両側にある側壁スペーサと、
    前記ランディング・パッド上にあるサリサイド領域と、
    前記サリサイド領域に接続された接続間端子と、
    前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項１０に記載のマイクロエレクトロニクス・デバイス。
  14. 前記ランディング・パッドは、エピタキシャル成長材料を備える、請求項９に記載のマイクロエレクトロニクス・デバイス。
  15. 基板と、
    前記基板上の埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層と、
    前記ＢＯＸ層上の絶縁体上シリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）層と、
    前記ＢＯＸ層上のシャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域と、
    前記ＳＯＩ層上の第１のゲート構造体と、
    前記ＳＯＩ層上の第２のゲート構造体と、
    前記第２のゲート構造体に取り付けられたランディング・パッドとを備え、
    前記ランディング・パッドの幅は、前記第２のゲート構造体の幅よりも大きく、
    前記第２のゲート構造体の構造は、前記ランディング・パッドの構造と同時形成でない、電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）。
  16. 前記第１のゲート構造体の両側にあるエピタキシャル成長領域と、
    前記第１のゲート構造体に隣接しかつその両側にある側壁スペーサと、
    前記ＳＯＩ層と前記第１のゲート構造体との間にあるゲート誘電体層と、
    前記第１のゲート構造体および前記エピタキシャル成長領域上にあるサリサイド領域と、
    前記サリサイド領域に接続された相互接続端子と、
    前記第１のゲート構造体、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項１５に記載のＦＥＴ。
  17. 前記第１のゲート構造体の両側にある隆起ソースおよびドレイン領域と、
    前記第１のゲート構造体に隣接しかつその両側にある側壁スペーサと、
    前記ＳＯＩ層と前記第１のゲート構造体との間にあるゲート誘電体層と、
    前記第１のゲート構造体ならびに前記隆起ソースおよびドレイン領域上にあるサリサイド領域と、
    前記サリサイド領域に接続された相互接続端子と、
    前記第１のゲート構造体、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項１５に記載のＦＥＴ。
  18. 前記ＳＴＩ領域と前記第２のゲート構造体との間にあるゲート誘電体層と、
    前記ランディング・パッドと接触する、前記第２のゲート構造体に隣接しかつその両側にある側壁スペーサと、
    前記ランディング・パッド上にあるサリサイド領域と、
    前記サリサイド領域に接続された接続間端子と、
    前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上にある誘電体ライナーと、
    前記誘電体ライナー上にあるレベル間誘電体層と
    をさらに備える、請求項１５に記載のＦＥＴ。
  19. 前記ランディング・パッドは、エピタキシャル成長材料を備える、請求項１５に記載のＦＥＴ。
  20. 前記ランディング・パッドは、前記第２のゲート構造体に当接するフランジ付きの端部の対を備える、請求項１５に記載のＦＥＴ。
  21. 前記ランディング・パッドの上部表面は、前記第１のゲート構造体の上部表面より高い、請求項１５に記載のＦＥＴ。
  22. 集積回路を形成する方法であって、
    基板を準備するステップと、
    前記基板上に第１のゲート電極をパターニングするステップと、
    前記基板上に第２のゲート電極をパターニングするステップと、
    フランジ付き端部の対を備え、前記第２のゲート電極に重なり合うランディング・パッドを形成するステップと
    を含み、
    前記第２のゲート電極の構造は、前記ランディング・パッドの構造と同時形成でない、方法。
  23. 前記基板上に埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層を位置付けるステップと、
    前記ＢＯＸ層上に絶縁体上シリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）層を配置するステップと、
    前記ＢＯＸ層上にシャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域を形成するステップと
    をさらに含み、
    前記第１のゲート電極は、前記ＳＯＩ層上にあり、
    前記第２のゲート電極は、前記ＳＴＩ領域上にある、請求項２２に記載の方法。
  24. 前記ランディング・パッドの幅を前記第２のゲート電極の幅よりも大きく構成するステップをさらに含む、請求項２２に記載の方法。
  25. 前記第１のゲート電極の両側にエピタキシャル領域を選択的に成長させるステップと、
    前記第１のゲート電極に隣接しかつその両側に側壁スペーサを形成するステップと、
    前記ＳＯＩ層と前記第１のゲート電極との間にゲート誘電体層を位置づけるステップと、
    前記第１のゲート電極および前記エピタキシャル成長領域上にサリサイド領域を形成するステップと、
    相互接続端子を前記サリサイド領域に接続するステップと、
    前記第１のゲート電極、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上に誘電体ライナーを敷設するステップと、
    前記誘電体ライナー上にレベル間誘電体層を配置するステップと
    をさらに含む、請求項２３に記載の方法。
  26. 前記第１のゲート電極の両側に隆起ソースおよびドレイン領域を形成するステップと、
    前記第１のゲート電極に隣接しかつその両側に側壁スペーサを位置付けるステップと、
    前記ＳＯＩ層と前記第１のゲート電極との間にゲート誘電体層を構成するステップと、
    前記第１のゲート電極ならびに前記隆起ソースおよびドレイン領域上にサリサイド領域を形成するステップと、
    相互接続端子を前記サリサイド領域に接続するステップと、
    前記第１のゲート電極、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上に誘電体ライナーを敷設するステップと、
    前記誘電体ライナー上にレベル間誘電体層を配置するステップと
    をさらに含む、請求項２３に記載の方法。
  27. 前記ＳＴＩ領域と前記第２のゲート電極との間にゲート誘電体層を位置付けるステップと、
    前記第２のゲート電極に隣接しかつその両側に、前記ランディング・パッドと接触する側壁スペーサを形成するステップと、
    前記ランディング・パッド上にサリサイド領域を構成するステップと、
    接続間端子を前記サリサイド領域に接続するステップと、
    前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上に誘電体ライナーを敷設するステップと、
    前記誘電体ライナー上にレベル間誘電体層を形成するステップと
    をさらに含む、請求項２３に記載の方法。
  28. 前記ランディング・パッドの前記形成ステップにおいて、前記ランディング・パッドは、エピタキシャル成長材料を備える、請求項２２に記載の方法。
  29. 前記ランディング・パッドの上部表面を前記第１のゲート電極の上部表面より高く構成するステップをさらに含む、請求項２２に記載の方法。
  30. 前記第２のゲート電極をパターニングするステップとは別個の処理ステップにおいて前記ランディング・パッドを形成するステップをさらに含む、請求項２２に記載の方法。
  31. 基板を準備するステップと、
    前記基板上に埋め込み酸化物（ｂｕｒｉｅｄ ｏｘｉｄｅ：ＢＯＸ）層を堆積させるステップと、
    前記ＢＯＸ層上に絶縁体上シリコン（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ：ＳＯＩ）層を位置付けるステップと、
    前記ＢＯＸ層上にシャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ：ＳＴＩ）領域を形成するステップと、
    前記ＳＯＩ層上に第１のゲート構造体をパターニングするステップと、
    前記ＳＴＩ領域上に第２のゲート構造体をパターニングするステップと、
    ランディング・パッドを前記第２のゲート構造体に取り付けるステップと
    を含む電界効果トランジスタ（ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を形成する方法であって、
    前記ランディング・パッドの幅は、前記第２のゲート構造体の幅よりも大きく、
    前記第２のゲート構造体の構造は、前記ランディング・パッドの構造と同時形成でない、方法。
  32. 前記第１のゲート構造体の両側にエピタキシャル領域を選択的に成長させるステップと、
    前記第１のゲート構造体に隣接しかつその両側に側壁スペーサを取り付けるステップと、
    前記ＳＯＩ層と前記第１のゲート構造体との間にゲート誘電体層を位置づけるステップと、
    前記第１のゲート構造体および前記エピタキシャル成長領域上にサリサイド領域を形成するステップと、
    相互接続端子を前記サリサイド領域に接続するステップと、
    前記第１のゲート構造体、前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上に誘電体ライナーを敷設するステップと、
    前記誘電体ライナー上にレベル間誘電体層を配置するステップと
    をさらに含む、請求項３１に記載の方法。
  33. 前記ＳＴＩ領域と前記第２のゲート構造体との間にゲート誘電体層を形成するステップと、
    前記第２のゲート構造体に隣接しかつその両側に、前記ランディング・パッドと接触する側壁スペーサを形成するステップと、
    前記ランディング・パッド上にサリサイド領域を形成するステップと、
    接続間端子を前記サリサイド領域に接続するステップと、
    前記側壁スペーサ、前記サリサイド領域、および前記ＳＴＩ領域上に誘電体ライナーを敷設するステップと、
    前記誘電体ライナー上にレベル間誘電体層を形成するステップと
    をさらに含む、請求項３１に記載の方法。
  34. 前記ランディング・パッドの前記第２のゲート電極への前記取り付けステップにおいて、前記ランディング・パッドは、エピタキシャル成長材料を備える、請求項３１に記載の方法。
  35. 前記ランディング・パッドの上部表面を前記第１のゲート構造の上部表面より高く構成するステップをさらに含む、請求項３１に記載の方法。
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