CN101490842A - 用于mosfet栅极电极接合衬垫的结构和方法 - Google Patents

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Abstract

一种晶体管器件及其形成方法，所述晶体管器件包括：衬底；在所述衬底之上的第一栅极电极；在所述衬底之上的第二栅极电极；以及接合衬垫，其包括一对凸缘端部覆盖所述第二栅极电极，其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的。

Description

用于MOSFET栅极电极接合衬垫的结构和方法
技术领域
这里的实施例通常地涉及微电子器件及其制造方法，以及更具体而言，涉及用于提高微电子晶体管的性能及其制造方法的技术。
背景技术
场效应晶体管(FET)，也称为金属氧化物半导体场效应晶体管(MOSFET)或互补金属氧化物半导体(CMOS)晶体管，通常在集成电路器件中被利用，该集成电路器件包括消费和工业应用中广泛使用的逻辑、存储器以及微处理器器件。通常，在高密度同步随机存储器(SRAM)器件以及其他栅距处(at-pitch)和随机逻辑电路中，互连接触与栅极电极之间的接触面积余量小。因此，仍需要新技术用于提高微电子晶体管和制造方法的性能和可制造性。
发明内容
鉴于上述原因，本发明的实施例提供了一种集成电路(IC)，其包括：衬底；在所述衬底之上的第一栅极电极；在所述衬底之上的第二栅极电极；以及接合衬垫，其包括一对凸缘(flanged)端部覆盖所述第二栅极电极，其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的。所述IC还包括：在所述衬底之上的掩埋氧化物(BOX)层；在所述BOX层之上的绝缘体上硅(SOI)层；以及在所述BOX层之上的浅沟槽隔离(STI)区域，其中所述第一栅极电极在所述SOI层上，以及其中所述第二栅极电极在所述STI区域上。
优选地，所述接合衬垫的宽度大于所述第二栅极电极的宽度。此外，在一个实施例中，所述IC包括：在所述第一栅极电极的相对的侧上的外延生长区域；邻近并在所述第一栅极电极的相对的侧上的侧壁间隔物；在所述SOI层与所述第一栅极电极之间的栅极介质层；在所述第一栅极电极和所述外延生长区域上的自对准硅化物区域；被连接到所述自对准硅化物区域的互连接触；在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上的介质衬里；以及在所述介质衬里之上的层间介质层。
此外，在另一实施例中，所述IC包括：凸起的源极和漏极区域，在所述第一栅极电极的相对的侧上；侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；栅极介质层，在所述SOI层与所述第一栅极电极之间；自对准硅化物区域，在所述第一栅极电极和所述凸起的源极和漏极区域上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。
此外，在另一个实施例中，所述IC包括：栅极介质层，在所述STI区域与所述第二栅极电极之间；侧壁间隔物，邻近并在所述第二栅极电极的相对的侧上，其中所述侧壁间隔物接触所述接合衬垫；自对准硅化物区域，在所述接合衬垫上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。优选地，所述接合衬垫包括外延生长材料。此外，优选地，所述接合衬垫的上表面高于所述第一栅极电极的上表面。
这里的另一实施例提供了一种微电子器件，包括：衬底；第一栅极电极，在所述衬底之上；第二栅极电极，在所述衬底之上；以及接合衬垫，包括一对凸缘端部，覆盖所述第二栅极电极，其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的，其中所述接合衬垫的宽度大于所述第二栅极电极的宽度，以及其中所述接合衬垫的上表面高于所述第一栅极电极的上表面。所述微电子器件还包括：BOX层，在所述衬底之上；SOI层，在所述BOX层之上；以及STI区域，在所述BOX层之上，其中所述第一栅极电极在所述SOI层上，以及其中所述第二栅极电极在所述STI区域上。
在一个实施例中，所述微电子器件包括：外延生长区域，在所述第一栅极电极的相对的侧上；侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；栅极介质层，在所述SOI层与所述第一栅极电极之间；自对准硅化物区域，在所述第一栅极电极和所述外延生长区域上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。
在另一实施例中，所述微电子器件包括：凸起的源极和漏极区域，在所述第一栅极电极的相对的侧上；侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；栅极介质层，在所述SOI层与所述第一栅极电极之间；自对准硅化物区域，在所述第一栅极电极和所述凸起的源极与漏极区域上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。
在另一实施例中，所述微电子器件包括：栅极介质层，在所述STI区域与所述第二栅极电极之间；侧壁间隔物，邻近并在所述第二栅极电极的相对的侧上，其中所述侧壁间隔物接触所述接合衬垫；自对准硅化物区域，在所述接合衬垫上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。优选地，所述接合衬垫包括外延生长材料。
这里的另一个实施例提供了一种场效应晶体管(FET)，包括：衬底；BOX层，在所述衬底之上；SOI层，在所述BOX层之上；STI区域，在所述BOX层之上；第一栅极结构，在所述SOI层上；第二栅极结构，在所述STI区域上；以及接合衬垫，附着到所述第二栅极结构，其中所述接合衬垫的宽度大于所述第二栅极结构的宽度，以及其中所述第二栅极结构的结构与所述接合衬垫的结构是不连续的。
在一个实施例中，所述FET还包括：外延生长区域，在所述第一栅极结构的相对的侧上；侧壁间隔物，邻近并在所述第一栅极结构的相对的侧上；栅极介质层，在所述SOI层与所述第一栅极结构之间；自对准硅化物区域，在所述第一栅极结构和所述外延生长区域上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述第一栅极结构、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。
在另一个实施例中，所述FET还包括：凸起的源极和漏极区域，在所述第一栅极结构的相对的侧上；侧壁间隔物，邻近并在所述第一栅极结构的相对的侧上；栅极介质层，在所述SOI层与所述第一栅极结构之间；自对准硅化物区域，在所述第一栅极结构和所述凸起的源极和漏极区域上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述第一栅极结构、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。
在另一实施例中，所述FET还包括：栅极介质层，在所述STI区域与所述第二栅极结构之间；侧壁间隔物，邻近并在所述第二栅极结构的相对的侧上，其中所述侧壁间隔物接触所述接合衬垫；自对准硅化物区域，在所述接合衬垫上；互连接触，被连接到所述自对准硅化物区域；介质衬里，在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及层间介质层，在所述介质衬里之上。优选地，所述接合衬垫包括外延生长材料。此外，所述接合衬垫优选地包括邻接所述第二栅极结构的一对凸缘端部。此外，所述接合衬垫的上表面优选地高于所述第一栅极结构的上表面。
这里的另一实施例提供了一种形成集成电路的方法，其中所述方法包括：提供衬底；在所述衬底之上构图第一栅极电极；在所述衬底之上构图第二栅极电极；以及形成接合衬垫，其包括一对凸缘端部并覆盖所述第二栅极电极，其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的。
在一个实施例中，所述方法还包括：在所述衬底之上设置BOX层；在所述BOX层之上设置SOI层；以及在所述BOX层之上形成浅沟槽隔离(STI)区域，其中所述第一栅极电极在所述SOI层上，以及其中所述第二栅极电极在所述STI区域上。在另一实施例中，所述方法还包括配置所述接合衬垫的宽度大于所述第二栅极电极的宽度。
在另一实施例中，所述方法还包括：在所述第一栅极电极的相对的侧上选择性地生长外延区域；形成邻近并在所述第一栅极电极的相对的侧上的侧壁间隔物；在所述SOI层与所述第一栅极电极之间设置栅极介质层；在所述第一栅极电极和所述外延生长区域上形成自对准硅化物区域；将互连接触连接到所述自对准硅化物区域；在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及在所述介质衬里之上设置层间介质层。
在另一实施例中，所述方法还包括：在所述第一栅极电极的相对的侧上形成凸起的源极和漏极区域；设置邻近并在所述第一栅极电极的相对的侧上的侧壁间隔物；在所述SOI层与所述第一栅极电极之间配置栅极介质层；在所述第一栅极电极和所述凸起的源极与漏极区域上形成自对准硅化物区域；将互连接触连接到所述自对准硅化物区域；在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及在所述介质衬里之上设置层间介质层。
所述方法还包括：在所述STI区域与所述第二栅极结构之间设置栅极介质层；形成邻近并在所述第二栅极结构的相对的侧上的侧壁间隔物，其中所述侧壁间隔物接触所述接合衬垫；在所述接合衬垫上配置自对准硅化物区域；将互连接触连接到所述自对准硅化物区域；在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及在所述介质衬里之上形成层间介质层。优选地，在形成所述接合衬垫时，所述接合衬垫包括外延生长材料。此外，所述方法还包括配置所述接合衬垫的上表面高于所述第一栅极结构的上表面。此外，所述方法还包括以这样的处理步骤形成接合衬垫，所述处理步骤与所述第二栅极电极的构图是分开的。
这里的另一实施例提供了一种形成FET的方法，其中所述方法包括：提供衬底；在所述衬底之上淀积BOX层；在所述BOX层之上设置SOI层；在所述BOX层之上形成STI区域；在所述SOI层上构图第一栅极结构；在所述STI区域上构图第二栅极结构；以及将接合衬垫附着到所述第二栅极结构，其中所述接合衬垫的宽度大于所述第二栅极结构的宽度，以及其中所述第二栅极结构的结构与所述接合衬垫的结构是不连续的。
在一个实施例中，所述方法还包括：在所述第一栅极结构的相对的侧上形成外延生长区域；邻近并在所述第一栅极结构的相对的侧上附着侧壁间隔物；在所述SOI层与所述第一栅极结构之间设置栅极介质层；在所述第一栅极结构和所述外延生长区域上形成自对准硅化物区域；将互连接触连接到所述自对准硅化物区域；在所述第一栅极结构、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及在所述介质衬里之上设置层间介质层。
在另一实施例中，所述方法还包括：在所述STI区域与所述第二栅极结构之间设置栅极介质层；邻近并在所述第二栅极结构的相对的侧上附着侧壁间隔物，其中所述侧壁间隔物接触所述接合衬垫；在所述接合衬垫上形成自对准硅化物区域；将互连接触连接到所述自对准硅化物区域；在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及在所述介质衬里之上设置层间介质层。优选地，在将所述接合衬垫附着到所述第二栅极结构时，所述接合衬垫包括外延生长材料。此外，所述方法还包括配置所述接合衬垫的上表面高于所述第一栅极结构的上表面。
当结合下列描述和附图考虑时，将更好地了解和理解这里的实施例的这些和其他方面。应当理解，然而，虽然在下列描述中指出了优选的实施例及其多个具体细节，但给出下列描述用于示例而不是限制。可以在这里的实施例的范围内进行很多改变和修改而不背离其精神，并且这里的实施例包括所有这样的修改。
附图说明
通过下列描述并参考附图，将更好地理解这里的实施例，其中：
图1-10是根据这里的实施例的集成电路芯片在顺序制造步骤期间的截面视图；以及
图11是示例了根据这里的实施例的优选方法的流程图。
具体实施方式
通过参考在附图中示例并在下列描述中所详述的非限制性实施例，更为全面地解释这里的实施例及其各种特征和有利的细节。省略了公知的组件和处理技术的描述，以便不会不必要地模糊这里的实施例。这里所使用的实例仅仅旨在有助于理解实践这里的实施例的方法，并进一步使本领域的技术人员能够实践这里的实施例。因此，不应将实例理解为限制这里的实施例的范围。
如上所述，仍然需要新技术用于提高微电子晶体管和制造方法的性能和可制造性。通过使用保持简单的线/空间PC图形并增加屏蔽掩模开口的技术结合外延硅锗(eSiGe)或凸起的源极/漏极选择性外延方法，在栅极电极上提供增大的接合衬垫，本发明的实施例获得了这些优点。现在参考附图，并且更具体而言，参考图1至11，其中在各附图中相似的参考标示表示对应的特征，示出了优选的实施例。
图1至10根据这里的实施例示例了用于制造集成电路芯片1的一组顺序的截面示意图。如图1所示，作为本领域的技术人员所公知的，提供包括浅沟槽隔离的初始绝缘体上硅(SOI)衬底10。可选地，还可以使用体非SOI衬底。在一个实施例中，衬底10包括硅、硅合金、III-V、或者介质衬底，并且在衬底10之上形成掩埋氧化物(BOX)层20，其中BOX层20包括优选具有约150nm的厚度的二氧化硅。在BOX层20之上形成绝缘体上硅(SOI)层30，其中SOI层30包括优选具有约50nm的厚度的硅。之后，使用常规的微电子工艺技术例如光刻、干法蚀刻、化学气相淀积(CVD)氧化物淀积、以及化学机械平坦化(CMP)，形成浅沟槽隔离(STI)区域40。
如图2所示，形成MOSFET栅极电极15、16，其中栅极电极15、16每一个包括具有栅极多晶硅层60的栅极介质层50以及在栅极多晶硅层60上形成的硬掩模帽层80，并通常使用常规的微处理技术例如热氧化、氮化、CVD、光刻以及干法蚀刻形成。此外，使用保形CVD淀积和各向异性干法蚀刻例如反应离子蚀刻(RIE)，邻近栅极介质层50、栅极多晶硅层60以及硬掩模帽层80设置一对侧壁间隔物70。优选地，栅极介质层包括二氧化硅并且厚度约1nm。此外，栅极多晶硅层60优选包括CVD-淀积的硅，其厚度为约100nm。侧壁间隔物70优选包括SiN和SiO2层的组合，其具有约30nm厚度的SiN和10nm的SiO2，并且介质硬掩模帽80优选厚度为约30nm。在一个实施例中，在SOI硅层30之上形成栅极电极15，作为MOSFET晶体管，并且栅极电极16被形成在STI区域40之上并构成邻近的MOSFET器件(未示出)的一部分，或者两个MOSFET器件(未示出)之间的互连。
接下来，如图3所示，在腔中使用各向异性或者各向同性干法蚀刻例如反应离子蚀刻(RIE)，来蚀刻SOI层30，该腔包括了引入的反应气体HCl、HBr、Cl2、SF6与添加剂例如N2、O2、和Ar以及He的组合。部分地蚀刻SOI层30以留下区域90，该区域90包括用于随后的外延硅生长的SOI层30的种子层。如图4所示，使用掩蔽层95掩蔽栅极电极16，该掩蔽层95包括有机或无机材料例如光致抗蚀剂或者SiO2。然后，接下来的工艺步骤涉及：使用常规光刻技术，构图IC芯片1以对于栅极电极16产生的暴露的图形区域100。
接下来，如图5所示，使用各向异性干法蚀刻方法例如RIE，在构图的区域100内从栅极电极16去除硬掩模帽80和部分的侧壁间隔物70以暴露栅极多晶硅层60。之后，如图6所示，从IC芯片1剥离掩蔽层95，并且使用选择性外延生长方法，优选生长硅或硅与SiGe的组合，以仅在栅极电极15的暴露的SOI层30上形成外延层120，以及在栅极电极16的多晶硅层60上形成多晶硅接合衬垫130，该多晶硅接合衬垫130具有一对凸缘端部22。通过帽层80以及侧壁间隔物70使栅极电极15的多晶硅层60不发生选择性外延生长。此外，使用常规的掺杂技术将半导体掺杂剂(未示出)引入到外延区域120、130中。
如图7所示，使用各向异性与各向同性蚀刻工艺例如RIE的组合，从栅极电极15剥离侧壁间隔物70，以暴露SOI层30的MOSFET扩展区域140。可以使用本领域技术人员所通常使用的离子注入形成薄侧壁氧化(未示出)以及MOSFET扩展区域器件掺杂(未示出)。在图8中，示出了使用常规方法例如SiN的保形淀积和通过RIE的各向异性蚀刻，在栅极15、16上形成第二侧壁间隔物150。栅极16上的侧壁间隔物150与栅极16上的存在的侧壁间隔物70相结合，并且为了清楚起见，在图8-10中将其示为侧壁间隔物150。通过离子注入和活化退火来引入额外的MOSFET掺杂(未示出)，以调整并最优化晶体管的电特性和物理特性。
之后，如图9所示，如本领域技术人员所公知的，进行自对准硅化物(自对准硅化物(salicide))工艺以在外延区域120、130、部分的STI区域140之上、以及在栅极15中的多晶硅60之上产生自对准硅化物区域160。优选地，自对准硅化物区域160包括CoSi、NiSi、TiSi、PtSi、NiPtSi中的任何一种，或者其它适合的合金，并使用例如淀积、退火以及选择性蚀刻的常规工艺技术形成。然后，如图10所示，在整个IC芯片1或者芯片1的选择的区域之上形成介质衬里170例如具有应力的(stressed)SiN。在该步骤之后，在介质衬里170之上通过CVD淀积并通过CMP平坦化层间介质(ILD)180例如二氧化硅。接下来，使用标准光刻、RIE、金属淀积以及CMP技术形成金属接触190、200。例如，金属接触190接触SOI层30之上的外延区域120之上的自对准硅化物区域160，以及金属接触200接触栅极电极16之上的自对准硅化物区域160。根据这里的其他实施例，可以形成额外的过孔(未示出)和接触。
如图10所示，具有接合衬垫130的完成的MOSFET结构1，提供了接触200到MOSFET栅极电极器件16的改善的覆盖对准制造容差。图10中的区域x与y之间的大小差异示例了在器件16上的用于接触200的改善并增大的接合衬垫域。接合宽度从x增加到y约为构图的MOSFET栅极电极60的特征尺寸。例如，对于20nm线宽度厚度的MOSFET栅极，用于接触200的接合区域可被有利地增加到40nm。IC芯片1上的较大的接合面积可以改善制造容差、减小接触电阻的变化并改善互连的可靠性。
通常，这里的实施例提供了一种技术，在外延生长之前蚀刻开PC帽的接合衬垫区域，并使用PC多晶硅上的增大的外延区域作为CA接合衬垫区域。这里的实施例补充了选择性外延嵌入SiGe技术，并可应用到体和SOI CMOS、双极、存储器和传感器技术。与栅极区域具有“T”的形状的常规的T栅极结构相比，这里的实施例提出了一种可以提供更好的面密度的技术，因为有源区域栅极结构不遮蔽源极/漏极区域(典型地，在T栅极结构中，T的上部分可以遮蔽直接位于T的悬突区域下的源极/漏极硅区域)。因为可以将这里的实施例提供的方法插入到标准eSiGe CMOS工艺流程中作为额外的屏蔽掩模和蚀刻步骤，所以这里的实施例提供的方法还与按比例缩放的主流CMOS技术相兼容。
参考图1-10，图11示例了根据这里的实施例的流程图，其中流程图示例了形成集成电路1的方法，其中该方法包括：提供(300)衬底10；在衬底10之上构图(302)第一栅极电极15；在衬底10之上构图(304)第二栅极电极16；以及形成(306)接合衬垫130，该接合衬垫130包括一对凸缘端部22并覆盖第二栅极电极15，其中第二栅极电极16的结构与接合衬垫130的结构是不连续的。
这里的实施例提供的技术有利于集成电路芯片1的制造。用图形计算机编程语言产生芯片设计，并储存在计算机存储介质(例如磁盘、磁带、物理硬盘驱动器或者虚拟硬盘驱动器例如存储访问网络)中。如果设计者不制造芯片或者用于制造芯片的光刻掩模，那么设计者通过物理方法(例如，通过提供存储了设计的存储媒介的副本)或者电子地(例如，通过Internet)直接或者间接地将产生的设计传送到这样的实体。然后，将存储的设计转换为用于制造光掩模的适宜的格式(例如GDSII)，该光刻掩模典型地包括将形成在晶片上的所讨论的多个芯片设计的副本。利用光刻掩模限定将被蚀刻或处理的晶片(和/或其上的层)的区域。
制造者可以将产生的集成电路芯片以原始晶片的形式(也就是，作为具有多个未封装芯片的单个晶片)作为裸芯片来分配，或者以封装的形式分配。在后一种情况下，以单芯片封装(例如，具有附着到主板或者其他高级载体的引线的塑料载体)或者多芯片封装(例如陶瓷载体，其具有表面互连或者掩埋互连，或具有二者)来安装芯片。在任何情况下，然后将该芯片与其他芯片、分立电路单元和/或其他信号处理装置集成，作为(a)中间产品例如主板，或者(b)终端产品的一部分。终端产品可以是包括集成电路芯片的任何产品，从玩具以及其他低端应用到具有显示器、键盘或其他输入设备、以及中央处理器的高级计算机产品。
通常，这里的实施例提供了形成MOSFET栅极电极接合衬垫130和产生的结构的技术，其中该方法包括形成具有帽介质80的MOSFET栅极电极15、16；以及以与构图栅极电极导体(例如多晶硅60)相分开的步骤在栅极电极16上形成接合衬垫130。通过使用光刻在STI40之上构图栅极电极16的区域100，形成接合衬垫130；蚀刻栅极电极16上的侧壁间隔物70和帽层80以暴露下面的栅极电极多晶硅60；应用选择性外延以在栅极电极15、16以及SOI层30的暴露的区域上生长硅120、130；依次处理以形成MOSFET，包括离子注入、退火以及自对准硅化；将接触190、200形成到栅极电极接合衬垫130上；以及在接触190、200与芯片1的其他区域之间形成互连布线(未示出)。具有增大的表面面积的栅极电极接合衬垫130悬在下面的STI区域40之上。此外，栅极电极16与接合衬垫130是不连续的(即，是不同的结构)。接合衬垫结构130可以应用到包括任何的存储器单元、动态随机存取存储器(DRAM)、SRAM、闪速存储器、熔丝、反熔丝、电阻器、电容器、磁阻随机存取存储器(MRAM)、门阵列、微电子机械系统(MEMS)、光电探测器、电荷耦合器件(CCD)以及打印头的集成电路装置。
特定实施例的上述描述将全面地揭示这里的实施例的一般本质，其他技术人员可以通过运用当前的知识容易地修改和/或使这样的特定实施例适应各种应用而不背离一般的概念，因此，应该并旨在在公开的实施例的等价物的意义和范围内来理解这样的适应和修改。应当理解，这里所采用的措词或术语是为了描述而不是限制。因此，虽然根据优选的实施例描述了这里的实施例，但是本领域的技术人员将认识到可以在所附权利要求的精神和范围内修改地实践这里的实施例。

Claims (35)

1.一种集成电路，包括：
衬底；
第一栅极电极，在所述衬底之上；
第二栅极电极，在所述衬底之上；以及
接合衬垫，包括一对凸缘端部覆盖所述第二栅极电极，
其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的。
2.根据权利要求1的集成电路，还包括：
掩埋氧化物(BOX)层，在所述衬底之上；
绝缘体上硅(SOI)层，在所述BOX层之上；以及
浅沟槽隔离(STI)区域，在所述BOX层之上，
其中所述第一栅极电极在所述SOI层上，以及
其中所述第二栅极电极在所述STI区域上。
3.根据权利要求1的集成电路，其中所述接合衬垫的宽度大于所述第二栅极电极的宽度。
4.根据权利要求2的集成电路，还包括：
外延生长区域，在所述第一栅极电极的相对的侧上；
侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；
栅极介质层，在所述SOI层与所述第一栅极电极之间；
自对准硅化物区域，在所述第一栅极电极和所述外延生长区域上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
5.根据权利要求2的集成电路，还包括：
凸起的源极和漏极区域，在所述第一栅极电极的相对的侧上；
侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；
栅极介质层，在所述SOI层与所述第一栅极电极之间；
自对准硅化物区域，在所述第一栅极电极和所述凸起的源极和漏极区域上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
6.根据权利要求2的集成电路，还包括：
栅极介质层，在所述STI区域与所述第二栅极电极之间；
侧壁间隔物，邻近并在所述第二栅极电极的相对的侧上，其中所述侧壁间隔物接触所述接合衬垫；
自对准硅化物区域，在所述接合衬垫上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述侧壁间隔物、所述自对准硅化物区域以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
7.根据权利要求1的集成电路，其中所述接合衬垫包括外延生长材料。
8.根据权利要求1的集成电路，其中所述接合衬垫的上表面高于所述第一栅极电极的上表面。
9.一种微电子器件，包括：
衬底；
第一栅极电极，在所述衬底之上；
第二栅极电极，在所述衬底之上；以及
接合衬垫，包括一对凸缘端部覆盖所述第二栅极电极，
其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的，
其中所述接合衬垫的宽度大于所述第二栅极电极的宽度，以及
其中所述接合衬垫的上表面高于所述第一栅极电极的上表面。
10.根据权利要求9的微电子器件，还包括：
掩埋氧化物(BOX)层，在所述衬底之上；
绝缘体上硅(SOI)层，在所述BOX层之上；以及
浅沟槽隔离(STI)区域，在所述BOX层之上，
其中所述第一栅极电极在所述SOI层上，以及
其中所述第二栅极电极在所述STI区域上。
11.根据权利要求10的微电子器件，还包括：
外延生长区域，在所述第一栅极电极的相对的侧上；
侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；
栅极介质层，在所述SOI层与所述第一栅极电极之间；
自对准硅化物区域，在所述第一栅极电极与所述外延生长区域上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
12.根据权利要求10的微电子器件，还包括：
凸起的源极和漏极区域，在所述第一栅极电极的相对的侧上；
侧壁间隔物，邻近并在所述第一栅极电极的相对的侧上；
栅极介质层，在所述SOI层与所述第一栅极电极之间；
自对准硅化物区域，在所述第一栅极电极与所述凸起的源极和漏极区域上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
13.根据权利要求10的微电子器件，还包括：
栅极介质层，在所述STI区域与所述第二栅极电极之间；
侧壁间隔物，邻近并在所述第二栅极电极的相对的侧上，其中所述侧壁间隔物接触所述接合衬垫；
自对准硅化物区域，在所述接合衬垫上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
14.根据权利要求9的微电子器件，其中所述接合衬垫包括外延生长材料。
15.一种场效应晶体管(FET)，包括：
衬底；
掩埋氧化物(BOX)层，在所述衬底之上；
绝缘体上硅(SOI)层，在所述BOX层之上；
浅沟槽隔离(STI)区域，在所述BOX层之上；
第一栅极结构，在所述SOI层上；
第二栅极结构，在所述STI区域上；以及
接合衬垫，被附着到所述第二栅极结构，
其中所述接合衬垫的宽度大于所述第二栅极结构的宽度，以及
其中所述第二栅极结构的结构与所述接合衬垫的结构是不连续的。
16.根据权利要求15的FET，还包括：
外延生长区域，在所述第一栅极结构的相对的侧上；
侧壁间隔物，邻近并在所述第一栅极结构的相对的侧上；
栅极介质层，在所述SOI层与所述第一栅极结构之间；
自对准硅化物区域，在所述第一栅极结构和所述外延生长区域上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述第一栅极结构、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
17.根据权利要求15的FET，还包括：
凸起的源极和漏极区域，在所述第一栅极结构的相对的侧上；
侧壁间隔物，邻近并在所述第一栅极结构的相对的侧上；
栅极介质层，在所述SOI层与所述第一栅极结构之间；
自对准硅化物区域，在所述第一栅极结构与所述凸起的源极和漏极区域上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述第一栅极结构、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
18.根据权利要求15的FET，还包括：
栅极介质层，在所述STI区域与所述第二栅极结构之间；
侧壁间隔物，邻近并在所述第二栅极结构的相对的侧上，其中所述侧壁间隔物接触所述接合衬垫；
自对准硅化物区域，在所述接合衬垫上；
互连接触，被连接到所述自对准硅化物区域；
介质衬里，在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上；以及
层间介质层，在所述介质衬里之上。
19.根据权利要求15的FET，其中所述接合衬垫包括外延生长材料。
20.根据权利要求15的FET，其中所述接合衬垫包括邻接所述第二栅极结构的一对凸缘端部。
21.根据权利要求15的FET，其中所述接合衬垫的上表面高于所述第一栅极结构的上表面。
22.一种形成集成电路的方法，所述方法包括以下步骤：
提供衬底；
在所述衬底之上构图第一栅极电极；
在所述衬底之上构图第二栅极电极；以及
形成接合衬垫，所述接合衬垫包括一对凸缘端部并覆盖所述第二栅极电极，
其中所述第二栅极电极的结构与所述接合衬垫的结构是不连续的。
23.根据权利要求22的方法，还包括：
在所述衬底之上设置掩埋氧化物(BOX)层；
在所述BOX层之上设置绝缘体上硅(SOI)层；以及
在所述BOX层之上形成浅沟槽隔离(STI)区域，
其中所述第一栅极电极在所述SOI层上，以及
其中所述第二栅极电极在所述STI区域上。
24.根据权利要求22的方法，还包括配置所述接合衬垫的宽度大于所述第二栅极电极的宽度。
25.根据权利要求23的方法，还包括：
在所述第一栅极电极的相对的侧上选择性地生长外延区域；
邻近并在所述第一栅极电极的相对的侧上形成侧壁间隔物；
在所述SOI层与所述第一栅极电极之间设置栅极介质层；
在所述第一栅极电极和所述外延生长区域上形成自对准硅化物区域；
将互连接触连接到所述自对准硅化物区域；
在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及
在所述介质衬里之上设置层间介质层。
26.根据权利要求23的方法，还包括：
在所述第一栅极电极的相对的侧上形成凸起的源极和漏极区域；
邻近并在所述第一栅极电极的相对的侧上设置侧壁间隔物；
在所述SOI层与所述第一栅极电极之间配置栅极介质层；
在所述第一栅极电极和所述凸起的源极和漏极区域上形成自对准硅化物区域；
将互连接触连接到所述自对准硅化物区域；
在所述第一栅极电极、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及
在所述介质衬里之上设置层间介质层。
27.根据权利要求23的方法，还包括：
在所述STI区域与所述第二栅极结构之间设置栅极介质层；
邻近并在所述第二栅极结构的相对的侧上形成侧壁间隔物，其中所述侧壁间隔物接触所述接合衬垫；
在所述接合衬垫上配置自对准硅化物区域；
将互连接触连接到所述自对准硅化物区域；
在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及
在所述介质衬里之上形成层间介质层。
28.根据权利要求22的方法，其中在形成所述接合衬垫时，所述接合衬垫包括外延生长材料。
29.根据权利要求22的方法，还包括配置所述接合衬垫的上表面高于所述第一栅极结构的上表面。
30.根据权利要求22的方法，还包括以这样的处理步骤形成所述接合衬垫，所述处理步骤与构图所述第二栅极电极是分开的。
31.一种形成场效应晶体管(FET)的方法，所述方法包括以下步骤：
提供衬底；
在所述衬底之上淀积掩埋氧化物(BOX)层；
在所述BOX层之上设置绝缘体上硅(SOI)层；
在所述BOX层之上形成浅沟槽隔离(STI)区域，
在所述SOI层上构图第一栅极结构；
在所述STI区域上构图第二栅极结构；以及
将接合衬垫附着到所述第二栅极结构，
其中所述接合衬垫的宽度大于所述第二栅极结构的宽度，以及
其中所述第二栅极结构的结构与所述接合衬垫的结构是不连续的。
32.根据权利要求31的方法，还包括：
在所述第一栅极结构的相对的侧上形成外延生长区域；
邻近并在所述第一栅极结构的相对的侧上附着侧壁间隔物；
在所述SOI层与所述第一栅极结构之间设置栅极介质层；
在所述第一栅极结构和所述外延生长区域上形成自对准硅化物区域；
将互连接触连接到所述自对准硅化物区域；
在所述第一栅极结构、所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及
在所述介质衬里之上设置层间介质层。
33.根据权利要求31的方法，还包括：
在所述STI区域与所述第二栅极结构之间形成栅极介质层；
邻近并在所述第二栅极结构的相对的侧上附着侧壁间隔物，其中所述侧壁间隔物接触所述接合衬垫；
在所述接合衬垫上形成自对准硅化物区域；
将互连接触连接到所述自对准硅化物区域；
在所述侧壁间隔物、所述自对准硅化物区域、以及所述STI区域之上设置介质衬里；以及
在所述介质衬里之上设置层间介质层。
34.根据权利要求31的方法，其中在将所述接合衬垫附着到所述第二栅极结构时，所述接合衬垫包括外延生长材料。
35.根据权利要求31的方法，还包括配置所述接合衬垫的上表面高于所述第一栅极结构的上表面。
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