JP4055334B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくはデュアルダマシン法による多層配線構造を形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＬＳＩの配線材料としてはアルミニウム合金が広く用いられてきた。しかしながら、ＬＳＩの微細化、高速化の要求が高まるにつれて、アルミニウム合金配線では十分な性能（高信頼性化、低抵抗化）の確保が難しくなってきている。この対策として、アルミニウム合金よりもエレクトロマイグレーション耐性に優れ、かつ低抵抗である銅配線技術が注目され、すでに一部の半導体装置に導入されている。
【０００３】
銅配線形成では、一般に銅のドライエッチングが容易ではないため、溝配線による方法が有望視されている。溝配線は、例えば酸化シリコンからなる層間絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋め込んだ後、余剰の配線材料を例えば化学的機械研磨（以下ＣＭＰという、ＣＭＰはChemical Mechanical Polishingの略）を用いて除去することによって、溝内に形成される。
【０００４】
溝配線法における配線材料の埋め込み方法としては、電解めっき法、化学的気相成長（以下ＣＶＤという、ＣＶＤはChemical Vapor Deposition の略）法、スパッタリングとリフロー法、高圧リフロー法、無電解めっき等が検討されている。成膜速度や成膜コスト、形成される金属材料の純度、密着性などの観点から、現在では電解めっき法が半導体装置の製造方法に用いられている。
【０００５】
電解めっき法によって、溝および接続孔に配線材料として銅を埋め込むプロセスの一例を以下に説明する。
【０００６】
基板上に形成された層間絶縁膜に溝が形成されている。その層間絶縁膜表面および溝内面に、スパッタリングによって、例えば窒化タンタル（ＴａＮ）を３０ｎｍの厚さに成膜してバリア層を形成する。このバリア層は銅が酸化シリコン膜からなる層間絶縁膜に拡散するのを防止する機能を有する。次にスパッタリングによって、バリア層表面にめっきシード層を、例えば銅膜を１５０ｎｍの厚さに成膜する。このめっきシード層は、電解めっきによって銅を成長させる際にシード層として機能する。
【０００７】
次いで、電解めっきによって、上記めっきシード層表面に銅を成長させて、溝内に銅を埋め込むとともに層間絶縁膜上にバリア層を介して銅膜を形成する。
【０００８】
次いで配線を形成するために層間絶縁膜上の余分な銅を除去する。その除去方法としては、一般的にＣＭＰが用いられている。また、ＣＭＰに変わる方法として、電解メッキ後に電解研磨によってエッチバックする方法が提案されている。電解研磨は、金属表面を特殊溶液中で陽極溶解して平滑な光沢面を形成する研磨方法である。電解研磨は、今まではアルミニウム、ステンレス鋼に関して、主にバリ取りや表面光沢化、また銅や銅合金などにはメッキ前処理として用いられてきた。
【０００９】
【発明が解決しようとする課題】
電解研磨法をウエハプロセスに導入する場合、図３の（１）に示すように、ウエハ１０１上にバリア層１０２を介して形成しためっきシード層１０３に電極１１１を接触させる必要がある。また接触した電極１１１と電解研磨液１２１とが触れないようにウエハ１０１外周を、シール部材（例えばＯリング）１３１によってシールする必要がある場合もある。
【００１０】
この場合、図３の（２）に示すように、電解研磨が終了した時点で、電極１１１下部および、ウエハ１０１外周などの電解研磨液（図示せず）に触れなかった部分においてめっきシード層１０３が残ることになる。このめっきシード層１０３の残りは、ウエハ１０１外周部において大きな段差となる。
【００１１】
このため、図３の（３）に示すように、次工程において絶縁膜１０４を成膜した場合には、残っためっきシード層１０３のエッジ上で上記絶縁膜１０４表面に段差Ｓが生じる。このため、絶縁膜１０４表面を平坦化するプロセスが必要になる。また、上記段差Ｓを被覆することができなくなると、剥がれを生じたりする。
【００１２】
以上のように、ウエハのフィールド上に配線金属材料が残っていると配線間の短絡、段差被覆性の悪化、等の種々の問題となる。
【００１３】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置の製造方法である。
【００１４】
本発明に係る第１の半導体装置の製造方法は、基体上にめっきシード層を形成する工程と、めっき法によって前記基体外周部上を除く前記めっきシード層上にめっき膜を形成する工程と、電解研磨によって、前記基体外周部上を除く前記めっきシード層とともに前記めっき膜を研磨する工程と、前記基体外周部上に残されためっきシード層を選択的に除去する工程とを備えている。
【００１５】
上記第１の半導体装置の製造方法では、基体外周部上に残されためっき膜を選択的に除去する工程を備えていることから、電解研磨後の基体表面に電解研磨に用いる電極が接触した部分にめっきシード層が残らないようになるため、基体面内の段差を小さくすることができる。このように、収率を高めるべく上記手段を行うことで、電解研磨後の基体面内の段差を少なくすること、およびフィールド上の不要な配線材料膜となるめっき膜やめっきシード層を除去することが可能となる。
【００１６】
本発明に係る第２の半導体装置の製造方法は、基体上にめっきシード層を形成する工程と、めっき法によって前記基体外周部上を除く前記めっきシード層上にめっき膜を形成する工程と、エッチングによって前記基体外周部上の前記めっきシード層をエッチング除去する工程と、電解研磨によって、前記基体外周部上を除く前記めっきシード層とともに前記めっき膜を研磨する工程とを備えている。
【００１７】
上記第２の半導体装置の製造方法では、エッチングによって基体外周部上のめっきシード層をエッチング除去する工程を備えていることから、電解研磨後の基体表面にめっきシード層が残らないようになるため、基体面内の段差を小さくすることができる。このように、収率を高めるべく上記手段を行なうことで、電解研磨後の基体面内の段差を少なくすること、およびフィールド上の不要な配線材料となるめっき膜やめっきシード層を除去することが可能となる。
【００１８】
【発明の実施の形態】
本発明の第１の半導体装置の製造方法に係る実施の形態を、図１の製造工程を示す部分断面図によって説明する。
【００１９】
図示はしないが、基板（例えば半導体基板）に所定の素子を形成した後、基板上に層間絶縁膜を形成する。次いでリソグラフィー技術により所定の位置に開口部を設けたレジスタパターンを形成した後、そのレジスタパターンをエッチングマスクに用いて、層間絶縁膜に配線溝を形成する。その後、上記レジストパターンを除去する。
【００２０】
次いで、図１の（１）に示すように、上記処理を行った基体１１上に、例えばＣＶＤ法によって、バリア層２１を例えば窒化タングステン膜で形成する。この窒化タングステン膜の成膜条件の一例としては、原料ガスに六フッ化タングステン（ＷＦ6 ）と窒素（Ｎ2 ）と水素（Ｈ2 ）との混合ガスを用い、その流量を０．２５ｍｌ／ｍｉｎ、成膜温度を３００℃〜４００℃の範囲に設定した。
【００２１】
続いて、例えばＰＶＤ（Physical Vapor Deposition ）法（例えばスパッタリング）によって、電解めっきのシード層２２を銅膜で形成する。この銅膜の成膜条件の一例としては、スパッタリング装置のＤＣパワーを１２ｋＷ、プロセスガスにアルゴン（Ａｒ）を用い、その流量を５０ｃｍ3 ／ｍｉｎ、成膜雰囲気の圧力を０．２Ｐａ、成膜温度を1００℃に設定した。
【００２２】
次に、図１の（２）に示すように、電解めっきによって、上記めっきシード層２２上に銅を例えば１．０μｍの厚さに堆積して、上記配線溝（図示せず）を完全に埋め込むめっき膜２３を形成する。このように、めっきシード層２２とめっき膜２３とで配線材料膜２４を形成する。この電解めっきは、基体１１側に凹部が形成されたカップ４１と、基体１１との間にめっき液５１を保持することにより行う。その際、基体１１の外周とカップ４１の外周端には、基体１１の裏面にめっき液５１が回り込まないように、かつカソード電極３１とめっき液５１が接触しないように、シール材（例えばＯリング）４２が設けられている。また、カソード電極３１はめっきシード層２２に接触させる。したがって、基体１１上に設けたカップ４１とシール材４２とによって基体１１上のめっき液５１が供給される空間が密閉されるため、基体１１とカップ４１との間に存在するめっき液５１は外部に漏れ出すことはない。そのため、上記めっき膜２３はシール材４２の内側のみに形成される。
【００２３】
上記電解めっき条件の一例としては、めっき液に硫酸銅系銅電解めっき液を用い、めっき電流値を２．８３Ａ，めっき時間を１μｍ成膜するのに４分３０秒、めっき液の温度を１８℃に設定した。
【００２４】
次に、図１の（３）に示すように、基体１１とカップ４３との間の空間に電解研磨液６１を供給して、上記配線材料膜２４〔前記図１の（２）参照〕を電解研磨する。そして、配線溝（図示せず）内のみに配線材料層（図示せず）を残して溝配線（図示せず）を形成する。この電解研磨は、基体１１側に凹部が形成されたカップ４３と、基体１１との間に電解研磨液６１を保持することにより行う。その際、基体１１の外周とカップ４３の外周端には、基体１１の裏面に電解研磨液６１が回り込まないように、かつカソード電極３２と電解研磨液６１が接触しないように、シール材（例えばＯリング）４４が設けられている。また、カソード電極３２はバリア層２１に接触させる。したがって、基体１１上に設けたカップ４３とシール材４４とによって基体１１上の空間が密閉されるため、基体１１とカップ４３との間に存在する電解研磨液６１は外部に漏れ出すことはない。そのため、シール材４４の内側に形成されている上記配線材料膜２４〔前記図１の（２）参照〕が研磨される。このとき、図１の（４）に示すように、シール材４４〔前記図１の（３）参照〕の外側に形成されためっきシード層２２は電解研磨されずに基体１１上に残る。なお、カップ４３、シール材４４は電解めっきに使用したものを用いることも可能である。
【００２５】
上記電解研磨条件の一例としては、研磨液にリン酸（比重１．６）を用い、電流密度を５Ａ／ｄｍ2 〜２０Ａ／ｄｍ2 、研磨液温度を１５℃〜２５℃に設定した。上記電解研磨では、フィールド上に配線材料膜２４が無くなると、銅よりも電気伝導度が低いバリア層２１に電流が流れるため、フィールド上に配線材料膜２４が残っている場合にはその残っている配線材料膜２４の電気伝導度がその周囲よりも高くなって、電解研磨されやすくなる。したがって、フィールド上の配線材料膜２４は完全にかつほぼ均一に除去される。
【００２６】
次に、基体１１の外周上に残っためっきシード層２２に選択的に銅のエッチング液を供給してエッチング除去する。
【００２７】
銅のエッチング液としては、一例として、塩化第二鉄エッチング液を用いる。この塩化第二鉄エッチング液は、塩化第二鉄（３４０ｇ／ｌ〜３８０ｇ／ｌ、ここでは一例として３６０ｇ／ｌ）と塩酸（例えば５ｍｌ〜６０ｍｌ、ここでは一例として３０ｍｌ）とからなり、液温を例えば２０℃〜７０℃、ここでは一例として５０℃とした。
【００２８】
または、一例として、塩化第二銅エッチング液を用いる。この塩化第二銅エッチング液は、塩化第二銅（５０ｇ／ｌ〜２００ｇ／ｌ、ここでは一例として１００ｇ／ｌ）と塩酸（例えば２ｍｌ〜５０ｍｌ、ここでは一例として１０ｍｌ）と塩化カリウム（５ｇ／ｌ〜７０ｇ／ｌ、ここでは一例として４０ｇ／ｌ）とからなり、液温を例えば２０℃〜７０℃、ここでは一例として５０℃とした。
【００２９】
または、一例として、アルカリ性アンモニアエッチング液を用いる。このアルカリ性アンモニアエッチング液は水酸化アンモニウム（２０ｇ／ｌ〜２００ｇ／ｌ、ここでは一例として１００ｇ／ｌ）と塩化アンモニウム（例えば５０ｇ／ｌ〜１５０ｇ／ｌ、ここでは一例として８０ｇ／ｌ）と亜塩酸アンモニウム（５０ｇ／ｌ〜２００ｇ／ｌ、ここでは一例として１２０ｇ／ｌ）と炭酸水素アンモニウム（５０ｇ／ｌ〜２００ｇ／ｌ、ここでは一例として１２０ｇ／ｌ）と硝酸アンモニウム（５０ｇ／ｌ〜２００ｇ／ｌ、ここでは一例として１２０ｇ／ｌ）とからなり、液温を例えば２０℃〜７０℃、ここでは一例として５０℃とした。
【００３０】
または、一例として、過酸化水素水とフッ酸との混合液を用いる。また、エッチング時間は１分〜３分とした。
【００３１】
その結果、図１の（５）に示すように、基体１１のフィールド上にはバリア層２１が残る。
【００３２】
次に、例えば過酸化水素水を用いたスピン洗浄によって、上記配線材料膜１６の除去によって露出されたバリア層２１を除去する。このようにして、図１の（６）に示すように、フィールド上に基体１１が露出され、図示はしないが、配線溝に配線材料膜を埋め込んでなる溝配線が形成される。
【００３３】
上記窒化タングステンからなるバリア層２１の除去条件の一例としては、リンス液に過酸化水素水を用い、リンス時間を１分〜３分、リンス液温度を１５℃〜４０℃に設定した。
【００３４】
上記第１の半導体装置の製造方法では、基体１１の外周部上に残された配線材料膜２３を選択的に除去する工程を備えていることから、電解研磨後の基体１１表面に電解研磨に用いる電極が接触した部分にめっきシード層２２が残らないため、基体１１面内の段差を小さくすることができる。このように、収率を高めるべく上記手段を行うことで、電解研磨後の基体１１面内の段差を少なくすること、およびフィールド上の不要な配線材料膜２３を除去することが可能となる。
【００３５】
次に、本発明の第２の半導体装置の製造方法に係る実施の形態を、図２の製造工程を示す部分断面図によって説明する。
【００３６】
前記第１の製造方法に係る実施の形態で説明したのと同様にして、図示はしないが、基板（例えば半導体基板）に所定の素子を形成した後、基板上に層間絶縁膜を形成する。次いで層間絶縁膜に配線溝を形成する。
【００３７】
次に、図２の（１）に示すように、前記図１の（２）によって説明したのと同様の方法によって、上記処理を行った基体１１上に、例えばＣＶＤ法によって、バリア層２１を例えば窒化タングステン膜で形成する。続いて、例えばＰＶＤ（Physical Vapor Deposition ）法（例えばスパッタリング）によって、めっきシード層２２を銅膜で形成する。
【００３８】
次に、図２の（２）に示すように、前記図１の（２）によって説明したのと同様に、電解めっきによって、上記めっきシード層２２上に銅を例えば１．０μｍの厚さに堆積して、上記配線溝（図示せず）を完全に埋め込むめっき膜２３を形成する。上記めっきシード層２２とめっき膜２３とが配線材料膜となる。この電解めっきは、基体１１側に凹部が形成されたカップ４１と、基体１１との間にめっき液５１を保持することにより行う。その際、基体１１の外周とカップ４１の外周端には、基体１１の裏面にめっき液５１が回り込まないように、かつカソード電極３１とめっき液５１が接触しないように、シール材（例えばＯリング）４２が設けられている。したがって、基体１１上に設けたカップ４１とシール材４２とによって基体１１上の空間が密閉されるため、基体１１とカップ４１との間に存在するめっき液は外部に漏れ出すことはない。そのため、上記めっき膜２３はシール材４２の内側のみに形成される。
【００３９】
次いで、図２の（３）に示すように、基体１１の外周部分のめっきシード層２２〔前記図２の（２）参照〕が露出している部分に、バリア層２１がエッチングされないエッチング液を選択的に供給して、そのめっきシード層２２を除去する。このエッチング液としては、前記第１の実施の形態で説明した塩化第二鉄エッチング液、塩化第二銅エッチング液、アルカリ性アンモニアエッチング液等を用いることができる。
【００４０】
次に、図２の（４）に示すように、前記図１の（３）によって説明したのと同様に、電解研磨によって、上記配線材料膜２４を研磨して、配線溝（図示せず）内のみに配線材料層２４を残して溝配線（図示せず）を形成する。この電解研磨は、基体１１側に凹部が形成されたカップ４３と、基体１１との間に電解研磨液６１を保持することにより行う。その際、基体１１の外周とカップ４３の外周端には、基体１１の裏面に電解研磨液６１が回り込まないように、かつカソード電極３２と電解研磨液６１が接触しないように、シール材（例えばＯリング）４４が設けられている。また、カソード電極３２はバリア層２１に接触させる。したがって、基体１１上に設けたカップ４３とシール材４４とによって基体１１上の空間が密閉されるため、基体１１とカップ４３との間に存在する電解研磨液は外部に漏れ出すことはない。そのため、シール材４４の内側に形成されている上記配線材料膜２４が研磨される。
【００４１】
上記電解研磨条件の一例としては、研磨液にリン酸（比重１．６）を用い、電流密度を５Ａ／ｄｍ2 〜２０Ａ／ｄｍ2 、研磨液温度を１５℃〜２５℃に設定した。上記電解研磨では、フィールド上に配線材料膜２４が無くなると、銅よりも電気伝導度が低いバリア層２１に電流が流れるため、フィールド上に配線材料膜２４が残っている場合にはその残っている配線材料膜２４の電気伝導度がその周囲よりも高くなって、電解研磨されやすくなる。したがって、フィールド上の配線材料膜２４は完全にかつほぼ均一に除去される。なお、カップ４３、シール材４４は電解めっきに使用したものを用いることも可能である。
【００４２】
次に、基体１１の外周上に残っためっきシード層２２に選択的に銅のエッチング液を供給してエッチング除去する。
【００４３】
銅のエッチング液としては、一例として、前記第１の実施の形態で説明したのと同様の、塩化第二鉄エッチング液、塩化第二銅エッチング液、アルカリ性アンモニアエッチング液、もしくは過酸化水素水とフッ酸との混合液を用いことができる。
【００４４】
その結果、図２の（５）に示すように、基体１１のフィールド上にはバリア層２１が残る。
【００４５】
次に、例えば過酸化水素水を用いたスピン洗浄によって、上記配線材料膜２４の除去によって露出されたバリア層２１を除去する。このようにして、図２の（６）に示すように、フィールド上に基体１１が露出され、配線溝に配線材料膜を埋め込んでなる溝配線が形成される。
【００４６】
上記窒化タングステンからなるバリア層２１の除去条件の一例としては、リンス液に過酸化水素水を用い、リンス時間を１分〜３分、リンス液温度を１５℃〜４０℃に設定した。
【００４７】
上記第２の半導体装置の製造方法では、エッチングによって基体１１外周部上のめっきシード層２２をエッチング除去する工程を備えていることから、電解研磨後の基体１１表面にめっきシード層２２が残らないようになるため、基体１１面内の段差を小さくすることができる。このように、収率を高めるべく上記手段を行なうことで、電解研磨後の基体１１面内の段差を少なくすること、およびフィールド上の不要な配線材料となるめっき膜２３やめっきシード層２２を除去することが可能となる。
【００４８】
【発明の効果】
以上、説明したように本発明の第１の半導体装置の製造方法によれば、基体外周部上に残されためっき膜を選択的に除去する工程を備えているので、電解研磨後の基体表面に電解研磨に用いる電極が接触した部分にめっきシード層が残らない。そのため、めっきシード層による段差の発生を回避することができるので、絶縁膜を成膜した後に化学的機械研磨による平坦化を必要としなくなり、製造コストの低減が図れる。
【００４９】
本発明の第２の半導体装置の製造方法によれば、エッチングによって基体外周部上のめっきシード層をエッチング除去する工程を備えているので、電解研磨後の基体表面に電解研磨に用いる電極が接触した部分にめっきシード層が残らない。そのため、めっきシード層による段差の発生を回避することができ、基体面内の段差を小さくすることができるので、絶縁膜を成膜した後に化学的機械研磨による平坦化を必要としなくなり、製造コストの低減が図れる。
【図面の簡単な説明】
【図１】本発明の第１の半導体装置の製造方法に係る実施の形態を示す製造工程の部分断面図である。
【図２】本発明の第２の半導体装置の製造方法に係る実施の形態を示す製造工程の部分断面図である。
【図３】課題を説明する部分断面図である。
【符号の説明】
１１…基体、２２…めっきシード層、２３…めっき膜

Claims (10)

  1. 基体上にめっきシード層を形成する工程と、
    めっき法によって前記基体外周部上を除く前記めっきシード層上にめっき膜を形成する工程と、
    電解研磨によって、前記基体外周部上を除く前記めっきシード層とともに前記めっき膜を研磨する工程と、
    前記基体外周部上に残されためっきシード層を選択的に除去する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記めっき法は、前記めっきシード層上に供給されるめっき液が前記基体外周方向に流出するのを防止するシール材を前記めっきシード層表面に押し圧した状態で、前記めっきシード層上にめっき液を供給して前記めっき膜を形成する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記電解研磨は、前記めっき膜上に供給される電解研磨液が前記基体外周方向に流出するのを防止するシール材を前記めっきシード層表面に押し圧した状態で、前記めっき膜とともにその下部に形成されているめっきシード層を研磨する
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. 前記基体は凹部を形成した絶縁膜を備え、
    前記めっきシード層はバリア層を介して前記絶縁膜表面および前記凹部内面に形成され、
    前記めっき法によって形成される金属膜は前記凹部を埋め込む
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  5. 前記凹部は、
    配線溝、もしくは配線溝とその底部に形成された接続孔からなる
    ことを特徴とする請求項４記載の半導体装置の製造方法。
  6. 基体上にめっきシード層を形成する工程と、
    めっき法によって前記基体外周部上を除く前記めっきシード層上にめっき膜を形成する工程と、
    エッチングによって前記基体外周部上の前記めっきシード層をエッチング除去する工程と、
    電解研磨によって、前記基体外周部上を除く前記めっきシード層とともに前記めっき膜を研磨する工程と
    を備えたことを特徴とする半導体装置の製造方法。
  7. 前記めっき法は、前記めっきシード層上に供給されるめっき液が前記基体外周方向に流出するのを防止するシール材を前記めっきシード層表面に押し圧した状態で、前記めっきシード層上にめっき液を供給して前記めっき膜を形成する
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  8. 前記電解研磨は、前記めっき膜上に供給される電解研磨液が前記基体外周方向に流出するのを防止するシール材を前記基体表面に押し圧した状態で、前記めっき膜とともにその下部に形成されているめっきシード層を研磨する
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  9. 前記基体は凹部を形成した絶縁膜を備え、
    前記めっきシード層はバリア層を介して前記絶縁膜表面および前記凹部内面に形成され、
    前記めっき法によって形成される金属膜は前記凹部を埋め込む
    ことを特徴とする請求項６記載の半導体装置の製造方法。
  10. 前記凹部は、
    配線溝、もしくは配線溝とその底部に形成された接続孔からなる
    ことを特徴とする請求項９記載の半導体装置の製造方法。
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