KR100829732B1 - 반도체 장치 제조 방법 - Google Patents

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Abstract

본 발명은 대상물 배선 재료막에 국부적으로 생성된 단차의 존재에 의해 초래되는 과잉 폴리싱(excessive polishing) 또는 불완전 폴리싱(incomplete polishing)을 방지하여, 배선 재료막에 대한 전해 폴리싱 프로세스를 실행하는 방법을 제공하는 것이다. 본 발명에 따른 제조 방법은 플레이팅 프로세스를 통해서, 기판상에 형성된 절연막 상에 형성된 오목부들을 매립하기 위한 배선-재료막 형성 단계 및; 절연막 상의 배선 재료막을 유지하면서 배선 재료막의 표면상에 생성된 국부적인 단차를 감소시키는 단계; 및 상기 오목부들의 내부에 단독으로 침착된 배선-재료막을 유지하면서 절연막상에 침착된 배선-재료막을 제거하는 최종 단계를 포함한다.
Figure 112001012690542-pat00018
반도체 장치, 오목부, 배선 재료막, 전해 폴리싱 프로세스, 플레이팅 프로세스

Description

반도체 장치 제조 방법{Method of manufacturing a semiconductor device}
도 1a 내지 1f는 본 발명의 바람직한 실시예에 따른 반도체 장치를 제조하는 방법을 실행하기 위한 형태를 도시하는 단면도.
도 2a 내지 2b는 본 발명의 바람직한 실시예에 따른 국부적으로 생성된 단차를 소거하는 방법을 설명하는 단면도.
도 3a 내지 3b는 본 발명의 바람직한 실시예에 따라, 고 유량비(high flow rate)로 화학-폴리싱 용액(chemical-polishing solution)을 시프팅하는 본 발명의 방법을 예시하는 개략도.
도 4a 내지 4e는 본 발명의 바람직한 실시예에 따른 반도체 장치를 제조하는 방법을 실행하기 위한 또 다른 실시 형태를 나타내는 단면도.
도 5는 반도체 장치를 제작하는 종래의 방법에 존재하는 문제를 설명하는 단면도.
도 6은 반도체 장치를 제작하는 종래 방법에 존재하는 문제들을 설명하는 다른 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 기판 12: 절연막
13: 슬릿 16: 배선 재료막
17: 슬릿 배선 구조물들 51: 스핀-척
1. 발명의 분야
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 특히, 플레이팅 처리(plating process)를 적용하여 절연막상에 형성된 오목부들에 배선 재료(wiring material)를 매립함으로써 다층 배선 구조물(multilayered wiring construction)을 형성함에 의해 반도체 장치를 제조하는 방법에 관한 것이다.
2. 관련 기술 분야의 설명
종래의 실예로서, 대규모 집적 회로들(large-scale integrated circuits; LSKs)의 배선 재료를 합성하는데 알루미늄 합금이 널리 사용되어 왔다. 한편, LSI들의 더 빠른 동작 실행 및 더 미세한 구조를 실현하기 위한 이러한 성장 요구에 관련하여, 실제적으로 알루미늄 합금으로 구성된 배선 재료를 이용함으로써 더 높은 신뢰성과 더 낮은 저항력을 실현하기에 충분한 그러한 실행 특성들을 보장하기에 어려웠다. 이 문제점을 해결하기 위해, 알루미늄 합금보다도 더 낮은 저항력 및 전자-이동에 대한 더 높은 저항 때문에, 구리 배선(copper wiring)을 이용하는 기술이 주의를 끌어왔고, 이미, 구리 배선은 이미 일부 반도체 장치들에 도입되어 왔다.
일반적으로, 구리 배선은 건식-에칭 프로세스(dry-etching process)를 통해 용이하게 형성될 수 없고, 따라서, 슬릿들(slits)을 통해 구리 배선을 형성하는 기술이 매우 유망하다. 슬릿들을 통한 구리 배선 형성 기술에서, 먼저, 실리콘 이산화물로 구성된 층들 사이에 배치된 절연막을 통해 미리 결정된 슬릿들이 형성되어, 예를 들면, 구리 배선 재료가 슬릿들 내로 매립되며, 그 뒤 과잉 구리 배선 재료(excessive copper wiring material)는 이 슬릿들내의 구리 배선 구조물의 형성을 완료하기 위해 화학-기계적 폴리싱 프로세스(chemical-mechanical polishing process)(CMP 처리로 불림)를 적용하여 제거된다.
실제로, 많은 방법들이 슬릿들 내로 구리 배선 재료를 매립하기 위해 도입되어왔고, 이 방법들은 예를 들어, 전해질-플레이팅 방법(electrolytic-plating method), 화학적 증기 증착법(chemical vapor deposition; CVD) 방법, 스프터링 리플로우 방법(sputtering reflow method), 고압-인가된 리플로우 방법(high pressure-applied reflow method), 비-전해질 플레이팅 방법(non-electrolytic plating method) 등이 있다. 막형성 속도, 막형성 비용, 순도 및 형성될 금속성 재료의 점착 특성(adhesive property)으로부터 보여지는 바와 같이 슬릿의 내부에 구리 배선 재료를 매립하는 이러한 방법들에서, 상기 인용된 전해질 플레이팅 방법은 반도체 장치들의 제조에 대해 주로 이용되어 왔다.
전해질 플레이팅 방법의 실행에 의해 이들을 접속하는 홀들(holes) 및 슬릿들의 내부에 구리 배선 재료를 매립하기 위한 이러한 처리의 일 예를 이하 설명한다. 먼저, 예를 들어, 스퍼터링 프로세스(sputtering process)를 통해 30 nm의 두께의 박막에 탄탈 질화물(tantalum nitride; TaN)이 형성된다. TaN 막 그 자체는 구리 원소들이 실리콘 이산화물로 구성된 층간 절연막(inter-layer insulating film)내에 확산되는 것을 방지하기 위한 장벽층으로서 기능한다. 그 다음, 구리 원소들은 스퍼터링 프로세스를 통해 150 nm의 두께의 박막으로 형성된다. 형성된 구리 막 그 자체는 구리 원소들이 전해질 플레이팅 프로세스(electrolytic plating process)를 통해 그 위에 증착될 때 시드층(seed layer)으로써 기능한다. 그 다음 구리 원소들은 전해질 플레이팅 프로세스를 적용함으로써 증착을 통해 슬릿들내에 매립된다.
다음, 구리 배선 구조를 형성하기 위해, 층간 절연막 상에 침착된 과잉 구리 원소들이 제거된다. 통상적으로, 과잉 구리 침착물들(excessive copper deposits)은 화학 기계적 폴리싱 프로세스를 통해 제거된다. 화학 기계적 폴리싱 프로세스를 대신하여, 전해질 플레이팅 프로세스를 완료한 뒤 전해 폴리싱 프로세스(electrolytic polishing process)를 적용함으로써 구리 표면을 에치백(etch back)하는 이러한 방법이 제안된다. 전해 폴리싱 프로세스를 실행하면서, 금속성 표면의 애노드(anode)가 특정 용해제에 용해되어 부드럽고 광택의 표면을 생성한다. 보통, 전해 폴리싱 방법은 알루미늄 성분들 및 스테인레스 강 성분들(stainless steel components)의 표면에서 부스러기들(debris)을 제거할 뿐만 아니라 이들을 폴리싱하는데 사용되어 왔다. 또한, 전해 폴리싱 방법은 구리 성분들 및 구리-합금 성분들을 실제적으로 플레이팅하기 전에 이들을 사전-처리(pre-treating)하는데 사용되어 왔다.
그럼에도 불구하고, 반도체 장치들을 제조하는데 필요한 프로세스에 대한 상술한 전해 폴리싱 방법을 도입하는 경우, 이 방법의 실행은 결과적으로 플레이팅된 막 상에 생성되는 단차(differential step) 같은 것을 유발하는 기판의 표면 상에 형성된 이러한 패턴들에 의존한다. 예를 들면, 도 5에 도시된 바와 같이, 플레이팅된 막(113)은 절연막(111) 위의 광폭 부(broad-width portion)에 단차(S)에 대응하는 오목부를 생성한다. 한편, 플레이팅된 막(113)은 각각 협폭을 갖는 복수의 슬릿들(112N) 그 바로 위에 돌출하여, 단차를 그 위에 생성한다.
또한, 도 6에 도시된 바와 같이, 상술한 단차들 때문에, 절연막(111)에 형성된 광폭 슬릿(112W) 내의 배선 재료로써 지지되어야 하는 플레이팅된 막(113)이 전해 폴리싱 프로세스를 실행하여 과도하게 폴리싱되어지는 이러한 기술적인 문제점들이 존재한다. 반대로, 플레이팅된 막(113)이 각각 협폭을 갖는 복수의 슬릿들(112N)을 통합하는 이러한 영역 상에 여전히 남아 있는 다른 기술적인 문제점이 존재한다. 상술한 바와 같이, 일단, 이러한 단차들이 기판(111) 상에 국부적으로 생성되면, 리소그래피 프로세스(lithographic process)를 실행하는 동안 노출 프로세스(exposure process)에서의 초점의 정밀도가 열화되며, 또한, 예를 들어, 이중 인화(superimposing) 정밀도가 열화된다. 또한, 배선 재료를 위해 사용할 수 있는 남아 있는 플레이팅된 막(113)의 존재로 인해, 해결해야 할 다른 문제점으로서, 협폭 슬릿들(112N) 사이에 형성된 배선 부재들 간에 단락-회로가 생성될 것이다.
상술한 기술적인 문제점들을 완전히 해결하기 위해, 본 발명은 반도체 장치를 제조하기 위한 새로운 방법을 제공한다.
본 발명의 바람직한 제 1 실시예에 따른 반도체 장치를 제조하는 방법은, 플레이팅 처리를 적용함으로써 기판상에 형성된 절연막에 형성된 오목부들을 매립하기 위한 배선-재료막(wiring-material film)을 형성하는 최초 단계, 상기 절연막위에 슬릿-형성부들에 대응하는 이러한 배선-재료막을 유지함으로써 상술한 배선 재료막의 표면상에 국부적으로 생성된 단차들을 감소시키는 제 2 단계, 및 상기 슬릿-형성부들에 대응하는 오목부들의 내부에만 매립된 배선 재료막을 여전히 유지하면서, 전해 폴리싱 프로세스를 적용하여 절연막의 표면으로부터 배선 재료막을 제거하는 최종 단계로 이루어진 일련의 단계들을 포함한다.
상술한 제 1의 독창적인 방법을 실행함으로써, 필요한 배선-재료막을 절연막상에 유지하면서, 배선 재료막의 표면상에 국부적으로 형성된 이러한 단차들은 소거된다. 따라서, 결과적인 배선 재료막의 표면은 실질적으로 평탄한 상태로 된다. 또한, 오목부들의 내부에만 매립된 배선-재료막을 유지하면서, 전해 폴리싱 프로세스를 적용함으로써 절연막 표면으로부터 배선-재료막을 제거함으로써, 오목부들은 매립된 배선-재료막으로 채워진다. 따라서, 필수적인 부분들 상에 침착된 배선-재료막을 유지하면서 불필요한 부분들 상에 침착된 이러한 배선 재료막만을 제거할 수 있어서, 슬릿들의 내부에 이러한 배선-구조를 적절하게 형성할 수 있도록 한다.
또한, 상기 전해 폴리싱 방법은 화학 기계적 폴리싱 프로세스를 실행하기 위해 통상적으로 사용되는 고가의 슬러리를 배제하여, 낮은 실행 비용으로 금속성 배선 구조를 형성할 수 있다. 또한, 전해 폴리싱 방법은 화학 기계적 폴리싱 프로세스에서 통상적으로 발생하는 부식(erosion)을 유발하지 않는 장점이 있다.
본 발명의 제 2 바람직한 실시예에 따른 반도체 장치를 제조하는 제 2 방법은 오목부들의 깊이의 두 배 이상인 두께인 베어링(bearing)에 의해 기판상의 절연막에 형성된 오목부들을 매립하기 위해 플레이팅 프로세스를 통해 배선-재료막을 형성하는 초기 단계; 및 단지 오목부들 내부에만 매립되는 배선-재료막을 여전히 유지하면서 절연막의 표면으로부터 배선-재료막을 제거하는 최종 단계를 포함한다.
상기한 본 발명의 제 2 바람직한 실시예가 오목부들의 깊이의 두 배 이상의 두께를 제공함으로써 기판상의 절연막에 형성된 오목부들을 매립하기 위해 이러한 배선-재료막을 형성하기 때문에, 그 결과 배선-절연막의 표면은 실질적으로 평탄면으로 된다. 또한, 오목부들의 내부에만 매립된 배선-재료막을 여전히 유지하면서, 절연막의 표면으로부터 배선-재료막을 제거함으로써, 오목부들은 매립된 배선 재료막으로 채워진다. 따라서, 필요 부분들상에 침착된 배선-재료막을 여전히 유지하면서 불필요한 부분들상에 침착된 이러한 배선-재료막을 제거하는 것이 가능해서, 이러한 배선 구조를 오목부들의 내부에 적절하게 형성하게 한다.
또한, 전해 폴리싱 방법은 화학 기계적 폴리싱 프로세스를 실행하기 위해 통상 사용되는 고가의 슬러리를 사용할 필요가 없으므로, 낮은 구동 가격으로 금속성-배선 구조를 형성할 수 있게 한다. 또한, 전해 폴리싱 방법은 또한 화학-기계적 폴리싱 프로세스에 통상 일어날 수 있는 부식을 일어나게 하지 않는 이점이 있다.
상술한 바와 같이, 본 발명의 바람직한 제 1 실시예의 반도체 장치 제조 방법에 따르면, 전해질 플레이팅 프로세스에 후속하는 전해 폴리싱 프로세스를 실행하면서, 필요한 부분들 상에 침착된 이러한 배선-재료막을 유지함으로써 불필요한 부분들 상에 침착된 이러한 배선-재료막을 제거하는 것이 가능하며, 따라서, 배선-재료가 채워진 슬릿 구조물을 구성하는 이러한 전해 폴리싱 프로세스를 도입할 수 있도록 한다. 전해 폴리싱 프로세스는 화학-기계적 폴리싱 프로세스를 실행하기 위해 통상적으로 사용되는 고가의 슬러리를 사용할 필요가 없기 때문에, 낮은 실행 비용으로 금속성-배선 구조를 형성할 수 있다. 또한, 화학-기계적 폴리싱 프로세스와는 달리, 전해 폴리싱 프로세스를 실행하는 과정에서 부식이 발생하지 않는다.
본 발명의 바람직한 제 2 실시예의 반도체 장치 제조 방법에 따르면, 오목부를 매립하기 위한 배선 재료막이 오목부들의 깊이의 두 배 이상의 두께로 형성되기 때문에, 배선 재료막의 표면을 실질적으로 평탄한 상태로 폴리싱하는 것이 가능하다. 그 다음, 절연막 상에 침착된 배선 재료막은 오목부들의 내부에만 침착된 이러한 배선-재료막을 유지하면서 제거되어, 필요한 부분들 상에 침착된 이러한 배선-재료막을 보전하면서 불필요한 부분 상에 침착된 이러한 배선-재료막만을 제거하는 것이 가능해져서, 결과적으로 배선-재료로 채워진 슬릿 구조물을 제공하기 위해 이러한 전해 폴리싱 프로세스를 도입할 수 있다. 또한, 전해 폴리싱 프로세스는 화학-기계적 폴리싱 프로세스를 실행하기 위해 통상적으로 사용되는 고가의 슬러리를 필요로 하지 않기 때문에, 낮은 실행 비용으로 금속성 배선 구조를 형성할 수 있다. 또한, 화학 기계적 폴리싱 프로세스의 경우와는 달리 전해 폴리싱 프로세스는 부식이 발생하지 않는 장점이 있다.
단면도들을 도시하는 도 1에 있어서, 본 발명의 제 1 바람직한 실시예에 따른 반도체 장치를 제조하는 방법을 실행하기 위한 제 1 형태가 하기에 설명된다.
도 1a에 도시된 바와 같이 처음에는, 예를 들어 미리 결정된 소자(도면에 도시되지 않음)가 반도체 기판(11)상에 형성된다. 다음에, 절연막(12)이 반도체 기판(11)상에 형성된다. 다음에, 리소그래피 기술을 통해 미리 결정된 위치에 패턴의 간극(aperture)을 제공함으로써 저항 패턴(resist pattern)이 형성된다. 다음에, 에칭 프로세스를 마스킹하는 것과 같이 저항 패턴을 이용하여, 배선 물질을 수용하는 슬릿들(13)을 개별적으로 구성하는 복수의 오목부들(13)은 예컨대, 절연막(12)을 통해 0.5 ㎛ 깊이만큼 형성된다. 슬릿(13)는 소위 "미세-패턴(fine-pattern)"으로 각각 형성된 그러한 복수의 슬릿들(13N)을 포함하고, 단일 광폭 슬릿(13W)은 예컨대 0.5 내지 5.0 ㎛의 폭을 포함한다. 게다가, 측면마다 70 내지 300 ㎛을 폭을 포함하는 그러한 패드(도시되지 않음)가 또한 형성된다. 이러한 구조에서, 0.15 내지 0.50 ㎛의 협폭을 포함하는 복수의 슬릿들(13N) 각각은 0.15 내지 0.50 ㎛의 간격들로 배치된다.
다음에, 도 1b에 도시된 바와 같이, 예컨대 화학적 증기 증착(CVD) 프로세스를 적용하여, 예컨대 텅스텐 질화물막을 포함하는 장벽층(14)은 절연막(12) 뿐만 아니라 오목부들(13)의 내부 표면상에 형성된다. 예컨대 텅스텐 질화물막을 형성하기 위한 조건으로서는, 텅스텐 헥사-불화물(WF6), 질소(N2), 및 수소(H2)를 포함하는 그러한 혼합된 가스는 0.25 ml/min의 유량비와 300 ℃ 내지 400 ℃의 막 형성 온도에서 이용된다.
다음에, 예컨대 스퍼터링 프로세스와 같은 물리 증착법(PVD)을 적용하여, 구리막의 전해질 플레이팅된 시드층(electrolytic plated seed layer; 15)이 형성된다. 예컨대 이 구리막을 형성하기 위한 조건으로서는, 다음의 적용 조건을 포함한다 : 스퍼터링 장치를 구동하는 12 KW의 DC 전력; 50 ㎤/min의 유량비에서 구리막을 처리하는 아르곤 (Ar) 가스; 0.2 ㎩의 막 형성 대기압력; 및 100 ℃의 막-형성 온도. 게다가, 반도체 기판(11)에 대한 실례가 도 1a 내지 도 1f에 생략되어 있다.
다음에, 도 1c에 도시된 바와 같이, 전해질 플레이팅 프로세스를 적용하여 1.0 ㎛ 두께의 구리 입자들을 침착한 이후, 슬릿들(13)을 완전히 매립하기 위해 그러한 배선 재료막(16)이 형성되고, 또한 배선 재료막(16)은 도 1b에 도시된 시드층을 포함한다. 이러한 경우에, 배선 재료막(16)이 슬릿들(13)의 깊이보다 깊은 깊이로 슬릿들(13)의 영역들에 형성되는 것이 필수적이다. 슬릿들(13)의 간극들에서의 다른 폭으로 인하여, 배선 재료막(16)의 두께는, 슬릿들(13N)이 소위 "미세 패턴"으로 각각 형성되는 그러한 영역들에 있어서 매우 중요하다. 다른 한편, 광폭 슬릿(13W)의 막 두께는 필드 부분(12F)상에 침착된 배선-재료막(16)의 표면의 막 두께보다 얇다. 이러한 방식으로, 이와 같은 단차들(S)이 침착된 배선-재료막(16)에 국부적으로 생성된다.
상술된 전해질 플레이팅 프로세스를 실행하기 위한 조건의 예로서는, 구리 황화물(copper sulfide)을 포함하는 그러한 전해질 용해가 1 ㎛ 두께의 구리막을 증착하기 전에, 4.5 시간동안 온도 18 ℃에서 2.83 A의 전류로 설정된다.
도 1d에 도시된 바와 같이, 전해질 플레이팅 프로세스에 의해 도 1c에 도시된 배선-재료막(16)에서 국부적으로 생성된 단차(S)가 완전히 동등해 질 수 있도록, 배선-재료막(16)이 화학 기계적 폴리싱 프로세스를 적용하여 절연막(12)의 필드부(12F) 위에 바로 있는 배선-재료막(16)을 유지함으로써 폴리싱된다. 이러한 프로세스는 화학-기계적 폴리싱 프로세스, 화학적 폴리싱 방법, 또는 기계적 폴리싱 방법을 적용하여 실행된다.
예컨대, 엮어져 있지 않은 패브릭(fabric)의 적층물(laminate) 및 독립된 발포 물질(independent foamed substrate)을 포함하는 이와 같은 폴리싱 패드(folishing pad)를 이용하여, 예컨대 화학-기계적 폴리싱 방법을 적용하여 배선-재료막(16)을 폴리싱할 때, 화학-기계적 폴리싱 프로세스는 다음을 포함하는 조건하에서 실행된다 : 폴리싱 그라인더(polishing grinder)에 대하여 30 rpm의 회전 ; 폴리싱 헤드(polishing head)에 대하여 30 rmp의 회전; 및 그 뒤 폴리싱 용액을 조성하는 소스 과산화물의 수성 용액이 부가된 알루미나 슬러리(alumina slurry)를 이용하여, 폴리싱 프로세스는 폴리싱 용해동안 온도 25 ℃ 내지 30 ℃에서 100 cc/min의 유량비로 실행된다.
다음에, 도 1e에 도시된 바와 같이, 처음에는 전해 폴리싱 프로세스를 적요하여, 배선 재료막(16)이 슬릿들(13)의 내부에 침착된 그러한 배선 재료막(16)만을 유지하면서 절연막(12)의 필드 부분 바로 위의 그러한 배선-재료막(16)을 제거하기 위해 폴리싱된다. 절연막(12) 상의 필드부(12F)로부터 배선-재료막(16)의 제거와 동시에 상기 전해 폴리싱 프로세스로 진행하는 동안, 장벽층(14)을 통한 전류 유량들은 구리의 전도성보다 낮은 그러한 전도성을 견디게 되고, 이리하여 배선-재료막(16)이 필드부(12F)상에 여전히 잔존하는 경우에서는, 잔존하는 배선-재료막(16)의 전도성은 전해 폴리싱 프로세스를 용이하게 하도록 주변부들의 전도성을 더 높게 한다. 따라서, 필드부(12F)로부터 배선-재료막(17)을 완전히 실질적으로 균일하게 제거하는 것이 가능해진다.
전해 폴리싱 프로세스의 실례로서, 폴리싱 용해는 다음과 같은, 즉, 1.6의 비중을 가지는 인산, 5 A/dm2 내지 20 A/dm2의 전류 밀도, 및 폴리싱 용해를 유지하는 동안 15 ℃ 내지 25 ℃의 온도를 거쳐 공식화된다.
전해 폴리싱 프로세스를 실행하는 동안, 전극(도면들에 도시되지 않음)은 폴리싱되기 쉬운 대상물과의 접속을 초래하고, 이리하여 배선-재료막(16)은 인접한 부분에 잔존한다. 잔존하는 배선-재료막(16)은 불소 산 및 수소 과산화물의 혼합물의 수성 용해를 이용하여 습식 웨팅 공정을 거쳐 제거된다.
다음에, 도 1f에 도시된 바와 같이, 수소 과산화물의 용해를 이용하는 스핀-워싱 프로세스(spin-washing process)를 실행하여, 예컨대 배선-재료막(16)의 제거를 통해 노출된 상기 언급된 장벽층(14)이 그 후 제거된다. 3가지 상기 프로세스들을 연속적으로 실행하여, 배선층(14)을 가로질러 매립된 배선 재료(16)로 충진된 복수의 슬릿들(13)을 포함하는 복수의 슬릿 배선 구조들(17)이 형성된다.
텅스텐 질화물을 포함하는 장벽층(14)을 제거하기 위한 공정의 예로서는, 1 내지 3 분 동안 15 ℃ 내지 40 ℃에서 린스(rinse)하는 수소 과산화물의 용해를 이용하기 위해 그와 같이 배열되었다.
상부층 배선 구조를 형성할 때, 처음에 도 1에 대하여 상술된 그 프로세스들로 처리된 기판(11)의 표면이 플라즈마 CVD 프로세스를 적용하여 실리콘 질화물막으로 커버되고, 다음에 도 1과 관련하여 미리 실행된 그와 동일한 일련의 공정들이 상부층 구조를 형성하기 전에 연속적으로 실행되게 구성된다.
도 1d에 대하여 상술된 국부의 단차(S)를 동등하게 하는 배선-재료막(16)을 폴리싱하는 공정을 완료한 후, 도 2a에 도시된 바와 같이, 상기 단차(S)가 폴리싱 프로세스가 0.5 ㎛ 이하로 감소되기 전에 광폭 슬릿(13W)의 내부에 매립된 배선-재료막(16)에서 국부적으로 발생할 때조차도, 연속의 전해 폴리싱 프로세스를 실행한 후에는 "미세 패턴" 영역에 어떤 잔여의 배선 재료막(16)도 없다. 게다가, 광폭 슬릿(13W)에 매립된 배선 재료막(16)은 오목부를 생성하지 않고도 적절히 폴리싱된다.
게다가, 도 1d에 대하여 상술된 국부적으로 생성된 단차(S)를 동등하게 하는 배선 재료막(16)을 폴리싱하는 프로세스를 완료한 후, 폴리싱 프로세스 전에 "미세 패턴" 슬릿(13N) 상에 형성된 국부의 단차(S1)와 광폭(13W) 상에 형성된 또 다른 단차(S2)의 합을 포함하는 그러한 단차(St)가 0.5 ㎛ 미만 정도로 감소될 때와 연속의 폴리싱 프로세스를 실행할 때조차, "미세 패턴" 영역에는 어떤 잔여의 배선 재료막(16)도 없다. 게다가, 광폭 슬릿(13W)에 매립된 배선 재료막(16)은 오목부를 생성하지 않고도 적절히 폴리싱된다. 바꾸어 말하면, 단차(St)를 동등하게 하기 위하여, 국부의 단차(St)가 5 ㎛ 이하로 감소될 때가지 폴리싱 프로세스가 실행되는 것이 제안된다.
본 발명의 제 1 의 바람직한 실시예에 따른 반도체 장치를 제조하는 신규의 방법을 실행하는 동안, 배선 재료막(16)의 표면상에 생성된 상술한 로컬 단차(S)는 절연막(12)상에 배선 재료막(16)을 유지하면서 감소되고, 배선 재료막(16)의 표면은 실질적으로 평평하게 된다. 다음으로, 전해 폴리싱 프로세스를 실행하는 것을 통해서, 절연막(12) 바로 위의 배선 재료막(16)은 오목부(13)의 내측에서만 배선 재료막(16)을 유지하면서 제거되고, 따라서 슬릿들(13)은 안에 매립된 배선 재료막(16)으로 개별적으로 충전(filled)된다. 따라서, 불필요한 부분들 상에 침착된 그러한 배선 재료막(16)을 제거하는 반면에 본질적인 부분들 상에 침착된 그러한 배선 재료막(16)을 유지시키는 것이 가능하므로, 슬릿들(13) 내측에 배선 구조를 제공하기 위하여 그러한 전해 폴리싱 프로세스를 도입하는 것을 가능하게 한다. 또한, 전해 폴리싱 프로세스가 화학 기계적 폴리싱 프로세스에 통상 사용되는 고가의 슬러리를 불필요하게 하므로, 원가를 낮게 하여 금속-배선 구조를 형성하는 것이 가능하다. 또한, 화학-기계적 폴리싱 프로세스시에 통상 생성하는 부식을 방지할 수 있는 이점이 있다.
다음으로, 본 발명을 따르는 반도체 장치를 제조하는 방법을 실행하기 위한 제 2 바람직한 실시예에 대해 이하에서 기술하기로 한다. 본 발명을 따르는 이러한 제 2 바람직한 실시예는 전해질 플레이팅 프로세스의 효과로 생성된 배선 재료막(16)의 국부적 단차(S)를 없애기 위한 화학적 폴리싱 프로세스를 실행한다. 화학적 폴리싱 프로세스를 제외하면, 본 발명의 제 2 바람직한 실시예를 통해 실행된 모든 처리들은 전술한 본 발명의 제 1 바람직한 실시예와 관련하여 상술한 내용과 정확히 동일하다.
화학적 폴리싱 용액내에 폴리싱 대상물을 간단히 담그게 하여 화학적 폴리싱 프로세스가 실행될 수 있다. 이 방법 대신에, 돌출된 부분이 보다 더 빨리 에칭될 수 있게 되도록 빠른 유속으로 플레이팅된 표면 위로 화학적 용액이 흐르게 함으로써 확산된 층들의 두께를 얇게 하는 단계를 포함하는 방법을 통해서 배선 재료막(16)을 경질화하여 배선 재료막(16)을 평평하게 하는 것이 또한 가능하다.
상술한 화학적 폴리싱 프로세스를 실행하는 경우에도, 후속하는 단계에서 전해 폴리싱 프로세스를 보다 더 효과적으로 실행하기 위해서, 전해 폴리싱 프로세스를 통해 생성된 구리막이 대략적으로 제거하지 않고서도 필드부(12F)상에서 유지될 수 있도록 구성된다.
또한, 도 3a에 도시된 바와 같이, 화학적 폴리싱 용액이 보다 빠른 유속으로 배선 재료막(16)의 표면 위로 흐를 수 있게 하기 위해서는, 예를 들면, 기판(웨이퍼)(11)이 화살표 방향으로 빠른 속도로 회전할 수 있는 스핀-척(spin-chuck)(51) 상에서 유지되는 상태에서와 같이 화살표 방향으로 빠른 회전 속도로 스핀-척(51)을 회전시키는 동안 기판(웨이퍼)(11)상에 화학적 폴리싱 용액(52)을 점적시키는 방법이 있다. 대안적으로는, 도 3b에 도시된 바와 같이, 예를 들면, 기판(웨이퍼)(11)의 중앙부 위에 평판(61)을 위해 공급 장치(62)를 제공하여, 최대 3mm 공간을 확보할 수 있는 평판(61)이 기판(웨이퍼)상에 배치된다. 공급 장치(62)로부터 평판(61) 및 기판(웨이퍼)(11) 간의 공간(W)내로 화학적 폴리싱 용액(63)을 가압하여 공급하는 것을 통해서, 기판(웨이퍼)(11)의 표면 위에 흐르는 화학적 폴리싱 용액(52)의 유속을 가속시키는 것이 가능하다.
다음으로, 상술한 폴리싱 용액을 구성하는데 적합한 화학적 폴리싱 용액의 한 예를 하기에 기술한다. 인산으로 구성된 그러한 화학적 폴리싱 용액은 하나의 적합한 화학적 폴리싱 용액으로서 언급하는 것이다. 그러한 인산 화학적 폴리싱 용액(phosphoric acid chemical polishing solution)은 인산 550ml/리터, 질산 100ml/리터, 빙초산 50ml/리터, 염산 2ml/리터의 혼합물을 포함한다. 이러한 폴리싱 용액을 사용하는 폴리싱 프로세스의 기간 및 상기 화학적 폴리싱 용액의 온도는 1 내지 3분 동안에 55도에서 최대 88도까지의 범위에서 규정된다. 또한, 물 300ml/리터, 염산 2ml/리터, 황산 400ml/리터, 질산 200ml/리터의 혼합물을 포함하고 "키린수(kirinsu)" 용액이라 불리는 질산(nitric acid)을 포함하는 화학적 폴리싱 용액이 있다. 이러한 화학적 용액을 사용하는 폴리싱 프로세스의 기간 및 상기 화학적 폴리싱 용액의 온도는 30초 내지 2분 동안 20 ℃에서 최대 80 ℃까지의 범위에서 규정된다. 일반적으로, 이런 화학적 폴리싱 용액은 빠른 에칭 속도를 가짐으로써 특징지어진다.
다음으로, 본 발명을 따르는 반도체 장치를 제조하는 방법에 대한 제 3 의 바람직한 실시예에 대해 이하에서 기술하기로 한다. 전해질 플레이팅 프로세스를 통해 배선 재료막(16)에서 국부적으로 생성된 단차(S)를 제거하는 상술한 제 1 바람직한 실시예 대신에, 제 3 바람직한 실시예는 기계적 폴리싱 프로세스를 행함으로써 국부적 단차(S)를 없앤다. 기계적 폴리싱 프로세스를 실행하는 경우에, 예컨대 세륨 산화물, 다이아몬드, 알루미나, 또는 실리카를 포함하는 그레이딩 분포(grading distribution)가 #10000 내지 최대 #20000의 범위를 갖는 그러한 미립자들이 사용될 수도 있다. 적용가능한 폴리싱 용액은 순수한 물, 히드로겐 페록시드의 수성 용액, 에탄올, 또는 이소프로필 알콜을 포함한다. 상기 폴리싱 프로세스들을 제외하면, 본 발명의 제 3의 바람직한 실시예에 의해 실행된 모든 처리들은 본 발명의 제 1 바람직한 실시예와 관련하여 앞에서 상술한 내용과 동일하다.
폴리싱 용액을 점적하는 동안에 버핑(buffing)을 통해서 플레이팅된 기판(11)을 평탄하게 하여, 상술한 기계적 폴리싱 프로세스를 실행하는 경우에서와 같이 동일한 효과를 보장하는 것 또한 가능하다.
이제 도 4에 도시된 횡단면도를 참조하여, 본 발명을 따르는 제 2 바람직한 제조 방법을 실행하기 위한 제 1 형태에 대해 설명하기로 한다.
도 4a에 도시된 바와 같이, 예를 들면 최초로 반도체 기판(11)상에 미리 결정된 요소가 형성된다. 다음으로, 절연막(12)이 반도체 기판(11)상에 형성된다. 다음으로, 미리 결정된 위치에서 레지스트 패턴을 위해 간극을 제공하기 위하여 리소그래픽 기술로 레지스트 패턴이 형성된다. 다음으로, 에칭 프로세스를 실행하기 위해 마스킹으로서 레지스트 패턴을 사용하면, 배선 재료막(16)을 매립하기 위한 복수의 오목부(13)가 예컨대 0.5 ㎛ 깊이만큼 절연막(12)을 통해 형성된다. 슬릿(13)은 예컨대 0.5 ㎛ 내지 5.0 ㎛의 폭을 갖는 하나의 광폭 슬릿(12W)과 소위 "미세 패턴"으로 각기 형성되는 복수의 슬릿들(13N)을 포함한다. 이 구조에 있어서, 0.15 ㎛ 내지 0.5 ㎛의 협폭을 각기 갖는 복수의 슬릿들(13N)은 0.15 ㎛ 내지 0.5 ㎛의 간격으로 개별적으로 배치된다.
다음으로, 도 4b에 도시된 바와 같이, 예를 들어, 화학적 증기 증착(CVD) 프로세스를 행함으로써, 예컨대, 텅스텐 질화물을 포함하는 장벽층(14)이 오목부(13)의 내면과 절연막(12)상에 또한 형성된다. 텅스텐 질화물막을 형성하는 조건의 한 예로서, 텅스텐 헥사-플르오라이드(WF6), 니트로겐(N2), 히드로겐(H2)의 혼합물을 포함하는 상기와 같은 가스가 300℃ 내지 400℃의 막-형성 온도 및 0.25ml/분의 유속으로 사용되었다.
다음으로, 예를 들어 스퍼터링 프로세스와 같은 물리 기상 증착(PVD) 방법을 적용함으로써, 전해질 플레이트 시드 층(electrolytic plate seed layer; 15)이 구리막으로 형성된다. 구리막을 형성하는 조건의 한 예로서, 인가된 조건은 다음을 포함한다. 즉, 스퍼터링 장치를 구동하기 위한 12KW의 DC 전력, 100℃의 형성 온도 및 0.2Pa의 막-형성 대기압에서 50cm3/분의 유속으로 구리막을 처리하기 위한 아르곤(Ar) 가스를 포함한다.
반도체 기판(11)에 대한 설명은 도 4c 내지 도 4e에서는 생략한다.
다음으로, 도 4c에 도시된 바와 같이, 슬릿(13) 모두를 매립시키기 위하여 예컨대 1.5 ㎛의 두께로 구리 입자들을 증착한 이후에, 그러한 배선 재료막(16)이 형성되고, 상기 배선 재료막(16)은 도 2b에 도시된 시드 층(15)을 또한 포함한다. 이 경우에, 배선 재료막(16)이 슬릿들(13)의 깊이의 두 배 이상의 두께로 슬릿들(13)의 특정 영역에 형성된다는 것은 당연하다. 슬릿들(13)의 간극에서의 차분 폭으로 인해서, 배선 재료막(16)의 두께는 슬릿들(13)이 소위 "미세 패턴"으로 각각 형성되는 그러한 영역에서는 매우 두껍다. 다른 한편, 광폭 슬릿(13W)의 막 두께는 필드부(12F)에 침착된 배선-재료막(16)의 표면의 두께보다 더 얇다. 이런 방식으로, 단차(S)는 침착된 배선-재료막(16)에서 국부적으로 생성된다. 그러나, 배선 재료막(16)이 슬릿들(13)의 깊이의 두 배 이상의 두께로 형성되기 때문에, 국부적 단차(S)는 최대 0.5 ㎛이하에서 유지된다.
상술한 전해질 플레이팅 프로세스를 실행하기 위한 조건의 한 예로서, 구리 황화물을 포함하는 전해질 용액이 1.5 ㎛의 구리막의 증착 완료 이전에 6시간 40분 동안 18도의 온도로 2.83A의 전류를 인가함으로써 사용된다.
다음으로, 도 4d에 도시된 바와 같이, 최초에, 배선-재료막(16)이 전해 폴리싱 프로세스를 통해 폴리싱되며, 이어서 절연막(12)의 필드부(12F)상에 침착된 배선-재료막(16)이 제거되지만, 슬릿들(13)의 내측의 상기 배선-재료막(16)만은 유지된다. 상술한 전해 폴리싱 프로세스를 실행하는 동안, 배선-재료막(16)이 절연막(12)의 필드부(12F)로부터 전부 제거되는 경우, 구리보다 더 낮은 전기 도전성을 포함하는 장벽층(14)을 통해 전류가 흐르기 때문에, 배선-재료막(16)이 필드부(12F)상에서 유지되는 경우에, 배선-재료막(16)의 전기 도전성은 주변부보다 더 높게 되므로, 전해 폴리싱 프로세스의 실행을 용이하게 한다. 따라서, 필드부(12F)상의 배선-재료막(16)은 대략적으로 균일하게 제거된다.
상술한 전해 폴리싱 조건의 예로서, 1.6 비중을 가진 인산으로 이루어진 폴리싱 용액을 이용하여, 15℃ 내지 25℃ 의 온도로, 2 내지 3 분동안, 5A/dm2 내지 20A/dm2 의 전류 밀도를 적용하여 전해 폴리싱 프로세스가 실행된다.
상기 전해 폴리싱 프로세스 실행동안, 전극(도시생략)은 접합부 상에 배선 재료막(16)을 남게 하도록 폴리싱 대상물과 접촉되므로, 상기 잔류 배선-재료막(16)은 습식 에칭 프로세스에 의해, 불소산 및 과산화수소를 포함하는 혼합 수용액을 적용시켜서 제거된다.
다음에, 도 4e에 도시된 바와 같이, 예를 들어, 과산화수소의 수용액을 이용하는 스핀-린싱 프로세스(spin-rinsing process)의 실행을 통해서, 배선-재료막(16)의 제거의 결과로 노출된 장벽층(14)이 제거된다. 그래서, 상기 장벽층(14)을 경유해서 슬릿들(13)에 충전된 배선-재료막(16)을 포함하는 슬릿-배선 구조물(17)이 형성된다.
5A/dm2 의 전류밀도를 갖는 텅스텐 질화물을 포함하는 장벽층(14)을 과산화수소의 수용액을 적용함으로써 제거하는 조건의 예로서, 린싱 프로세스는 15℃ 내지 40℃ 의 온도로 1 내지 3분 동안 실행된다.
상부층 구조를 형성할 때는, 먼저, 도 1에 도시된 바와 같이, 상술한 프로세스들로 기판(11)의 표면을 처리한 다음, 도 1에서 설명된 공정들과 동일한 공정들을 상부층 구조가 형성되기 전에 연속적으로 실행된다.
더나아가, 국부적인 단차(S)가 약 0.5 ㎛로 생성되어도, 도 4c에 설명된 배선 재료막(16)의 형성 종결 후에, 폴리싱 프로세스를 통해서 미세 패턴 영역에 잔류 배선 재료막을 생성하지 않고서 또한, 광폭 슬릿(13W)에 매립된 배선 재료막(16)에 오목부를 생성하지 않고서, 배선-재료막(16)을 적절히 폴리싱할 수 있다.
상술한 제 2 방법 발명을 실현시키기 위한 바람직한 실시예를 실행시키는데 있어서, 상기 오목부(13)에 매립되고 기판(11)에 침착된 절연막(12)을 통해 형성된 배선-재료막(16)은 상기 슬릿들(13)의 깊이보다 두 배 이상 큰 두께로 합체된 배선-재료막(16)으로 형성되어, 상기 배선 재료막(16)이 피상적으로 평형 유지될 수 있게 된다. 다음의 단계에서, 상기 절연막(12)의 우측으로 침착된 이러한 배선-재료막(16)을 슬릿들(13)의 내부에 단독으로 침착된 배선-재료막(16)을 유지하면서 제거됨으로써, 침착된 배선-재료막(16)이 모든 슬릿(13)에 충전될 수 있게 한다. 따라서, 필요부분 상에 침착된 배선-재료막(16)을 유지하면서, 불필요한 부분, 예들 들면, 절연막(12)의 필드부(12F)상의 오른쪽 부분이 제거될 수 있다. 그래서, 배선 재료 충전 슬릿 구조를 포함하는 전해 폴리싱 프로세스를 도입시키는 것이 가능하다. 또한, 전해 폴리싱 프로세스가 통상적으로 화학 기계적 폴리싱 프로세스에 사용되는 값비싼 슬러리를 배제하기 때문에, 저렴하게 금속 배선 구조물을 적절히 형성할 수 있다. 또한, 상기 화학 기계적 폴리싱 프로세스와는 달리, 전해 폴리싱 프로세스는 전체적으로 부식의 발생을 피할 수 있다는 장점을 갖는다.
마지막으로, 본 발명의 바람직한 실시예에 있어서, 특정의 유닛 및 부분의 구성 및 형태는 본 발명의 실현을 위한 하나의 예로서 제시한 것으로, 본 발명의 정신 및 범주 내에서 다른 변형예가 이루어 질 수 있다.

Claims (6)

  1. 반도체 장치를 제조하는 방법에 있어서,
    절연막에 형성된 오목부(recessed portion) 위에 플레이팅 프로세스(plating process)를 통해 배선 재료막을 형성하는 단계;
    화학 기계적 폴리싱 프로세스, 기계적 폴리싱 프로세스, 또는 화학적 폴리싱 프로세스를 실행함으로써 제 1 폴리싱을 통해 상기 배선 재료막의 표면상에 국부적으로 생성된 단차들을 감소시키는 단계; 및
    상기 제 1 폴리싱 이전 또는 전해 폴리싱 단계 이후에 부가적인 배선 막 제거 프로세서를 실행하지 않고 전해 폴리싱을 실행하여 상기 배선 재료막의 부가적인 부분을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 오목부는 금속성 배선 구조물을 수용하기 위한 접촉 홀이나 슬릿, 배선 슬릿을 통해 형성된 접촉 홀, 및 상기 배선 슬릿의 바닥부를 포함하는, 반도체 장치 제조 방법.
  3. 삭제
  4. 삭제
  5. 반도체 장치를 제조하는 방법에 있어서:
    플레이팅 프로세스를 통해 절연막에 형성된 오목한 슬릿부를 매립하기 위한 배선 재료막 형성 단계로서, 상기 배선 재료막은 상기 오목부의 깊이의 두 배 또는 그 이상의 두께를 갖도록 형성되는, 상기 배선 재료막 형성 단계; 및
    전해 폴리싱을 실행하기 이전 또는 이후에 부가적인 배선 재료막 제거 프로세스를 실행하지 않고 상기 오목부의 내부에 침착된 상기 배선 재료막을 유지하도록 전해 폴리싱 프로세스를 적용하여 상기 절연막 상에 침착된 상기 배선 재료막을 제거하는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 제 1 항에 있어서,
    상기 오목부는 금속성 배선 구조물을 수용하기 위한 슬릿, 상기 금속성 배선 구조물을 통해 형성된 접촉 홀, 및 상기 금속성 배선 구조물의 바닥부를 포함하며, 상기 배선 재료막은 상기 금속성 배선 구조물을 내부에 수용하는 상기 오목부의 깊이보다 두 배 또는 그 이상의 두께를 갖도록 형성되는, 반도체 장치 제조 방법.
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