JP2001338926A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2001338926A
JP2001338926A JP2000157542A JP2000157542A JP2001338926A JP 2001338926 A JP2001338926 A JP 2001338926A JP 2000157542 A JP2000157542 A JP 2000157542A JP 2000157542 A JP2000157542 A JP 2000157542A JP 2001338926 A JP2001338926 A JP 2001338926A
Authority
JP
Japan
Prior art keywords
wiring material
material film
film
polishing
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000157542A
Other languages
English (en)
Inventor
Hisanori Komai
尚紀 駒井
Takeshi Nogami
毅 野上
Hideyoshi Kito
英至 鬼頭
Mitsuru Taguchi
充 田口
Katsumi Ando
勝己 安藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2000157542A priority Critical patent/JP2001338926A/ja
Priority to TW090112809A priority patent/TW512454B/zh
Priority to US09/866,940 priority patent/US6709979B2/en
Priority to KR1020010029716A priority patent/KR100829732B1/ko
Publication of JP2001338926A publication Critical patent/JP2001338926A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/18—Acidic compositions for etching copper or alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】 【課題】 被研磨材料に生じている局所段差に起因する
過剰研磨や研磨残りを生じることのない状態にして電解
研磨を行うことを実現し、半導体製造プロセスに電解研
磨を導入することを可能にする。 【解決手段】 めっき法によって、基板１１上に形成し
た絶縁膜１２上に、絶縁膜１２に形成した凹部１３を埋
め込む配線材料膜１６を形成する工程と、絶縁膜１２上
に配線材料膜１６を残した状態を保って配線材料膜１６
表面に生じている局所段差Ｓを緩和する工程と、電解研
磨によって、溝１３内のみに配線材料膜１６を残すよう
に絶縁膜１２上の配線材料膜１６を除去する工程とを備
えている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはめっき法を用いて絶縁膜に形成し
た凹部に配線材料を埋め込むことで多層配線構造を形成
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のＬＳＩの配線材料としてはアルミ
ニウム合金が広く用いられてきた。しかしながら、ＬＳ
Ｉの微細化、高速化の要求が高まるにつれて、アルミニ
ウム合金配線では十分な性能（高信頼性化、低抵抗化）
の確保が難しくなってきている。この対策として、アル
ミニウム合金よりもエレクトロマイグレーション耐性に
優れ、かつ低抵抗である銅配線技術が注目され、すでに
一部の半導体装置に導入されている。
【０００３】銅配線形成では、一般に銅のドライエッチ
ングが容易ではないため、溝配線による方法が有望視さ
れている。溝配線は、例えば酸化シリコンからなる層間
絶縁膜に予め所定の溝を形成し、その溝に配線材料を埋
め込んだ後、余剰の配線材料を例えば化学的機械研磨
（以下ＣＭＰという、ＣＭＰはChemical Mechanical Po
lishingの略）を用いて除去することによって、溝内に
形成される。
【０００４】溝配線法における配線材料の埋め込み方法
としては、電解めっき法、化学的気相成長（以下ＣＶＤ
という、ＣＶＤはChemical Vapor Deposition の略）
法、スパッタリングとリフロー法、高圧リフロー法、無
電解めっき等が検討されている。成膜速度や成膜コス
ト、形成される金属材料の純度、密着性などの観点か
ら、現在では電解めっき法が半導体装置の製造方法に用
いられている。
【０００５】電解めっき法により溝および接続孔に配線
材料として銅を埋め込むプロセスの一例を以下に説明す
る。まず、スパッタリングによって、窒化タンタル（Ｔ
ａＮ）を例えば３０ｎｍの厚さに成膜する。この窒化タ
ンタル膜は銅が酸化シリコン膜からなる層間絶縁膜に拡
散するのを防止するためのバリア層として機能する。次
にスパッタリングによって銅膜を例えば１５０ｎｍの厚
さに成膜する。この銅膜は、電解めっきによって銅を成
長させる際にシード層として機能する。次いで電解めっ
きによって溝内に銅を成長させて埋め込む。
【０００６】次いで、配線を形成するために層間絶縁膜
上の余分な銅を除去する。その除去方法としては、一般
的にＣＭＰが用いられている。また、ＣＭＰに変わる方
法として、電解めっき後に電解研磨によってエッチバッ
クする方法が提案されている。電解研磨は、金属表面を
特殊溶液中で陽極溶解して平滑な光沢面を形成する研磨
方法である。電解研磨は、今まではアルミニウム、ステ
ンレス鋼に関して、主にバリ取りや表面光沢化、また銅
や銅合金などにはめっき前処理として用いられてきた。
【０００７】
【発明が解決しようとする課題】しかしながら、電解研
磨を半導体製造プロセスに導入する際、基板表面に形成
されたパターンに依存して、めっき後のめっき膜には段
差が生じる。例えば、図５に示すように、絶縁膜１１１
に形成された幅が大きい領域の溝１１２Ｗ上では、めっ
き膜１１３が凹んで段差を生じ、幅が小さい複数の溝１
１２Ｎが形成された領域上では、めっき膜１１３が出っ
張り段差を生じる。
【０００８】その段差が原因となって、図６に示すよう
に、絶縁膜１１１に形成された幅が大きい領域の溝１１
２Ｗでは、配線材料として残さなければならないめっき
膜１１３まで電解研磨時に過剰研磨されるという問題が
生じる。また、逆に幅が小さい複数の溝１１２Ｎが形成
された領域では、その領域のフィールド領域１１１Ｆ上
にめっき膜１１３が残るという問題が生じる。上記説明
したように、基板上に局所段差が生じると、例えば、リ
ソグラフィー工程での露光時にフォーカス精度が低下す
る、重ね合わせ精度が低下する等の問題が生じる。ま
た、配線材料となるめっき膜の残りによって、幅が小さ
い複数の溝１１２Ｎに形成された配線間で短絡(ショー
ト)が発生する。
【０００９】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
【００１０】第１の半導体装置の製造方法は、めっき法
によって、基板上に形成した絶縁膜上に、前記絶縁膜に
形成した凹部を埋め込む配線材料膜を形成する工程と、
前記絶縁膜上に前記配線材料膜を残した状態を保って、
前記配線材料膜表面に生じている局所段差を緩和する工
程と、電解研磨によって、前記凹部内のみに前記配線材
料膜を残すように前記絶縁膜上の前記配線材料膜を除去
する工程とを備えている。
【００１１】上記第１の半導体装置の製造方法では、絶
縁膜上に配線材料膜を残した状態を保って、配線材料膜
表面に生じている局所段差を緩和することから、配線材
料膜はその表面がほぼ平坦化された状態に形成される。
その後電解研磨によって、前記凹部内のみに前記配線材
料膜を残すように前記絶縁膜上の前記配線材料膜を除去
することから、凹部内に配線材料膜が満たされた状態で
埋め込まれる。したがって、必要な部分の配線材料膜を
残しつつ不必要な部分の配線材料膜を除去することが可
能となり、電解研磨プロセスを溝配線プロセスに導入す
ることができる。また、電解研磨は、化学的機械研磨に
用いる高価な消耗剤（スラリー）を使用しないために、
低いランニングコストで金属配線を形成することができ
る。さらに、化学的機械研磨時に発生していた腐食（エ
ロージョン）も発生しないという利点がある。
【００１２】第２の半導体装置の製造方法は、めっき法
によって、前記絶縁膜上に、基板上の絶縁膜に形成した
凹部を埋め込む配線材料膜を、前記凹部の深さの２倍以
上となる膜厚に形成する工程と、電解研磨によって、前
記凹部内のみに前記配線材料膜を残すように前記絶縁膜
上の前記配線材料膜を除去する工程とを備えている。
【００１３】上記第２の半導体装置の製造方法では、基
板上の絶縁膜に形成した凹部を埋め込む配線材料膜を、
凹部の深さの２倍以上となる膜厚に形成することから、
配線材料膜はその表面がほぼ平坦化された状態に形成さ
れる。そして、電解研磨によって、凹部内のみに配線材
料膜を残すように絶縁膜上の配線材料膜を除去すること
から、凹部内に配線材料膜が満たされた状態で埋め込ま
れる。したがって、必要な部分の配線材料膜を残しつつ
不必要な部分の配線材料膜を除去することが可能とな
り、電解研磨プロセスを溝配線プロセスに導入すること
が可能となる。また、電解研磨は、化学的機械研磨に用
いる高価な消耗剤（スラリー）を使用しないために、低
いランニングコストで金属配線を形成することができ
る。さらに、化学的機械研磨時に発生していた腐食（エ
ロージョン）も発生しないという利点もある。
【００１４】
【発明の実施の形態】本発明の第１の製造方法に係る第
１の実施の形態を、図１の製造工程断面図によって説明
する。
【００１５】図１の（１）に示すように、基板（例えば
半導体基板）１１に所定の素子（図示せず）を形成した
後、基板１１上に絶縁膜１２を形成する。次いでリソグ
ラフィー技術により所定の位置に開口部を設けたレジス
タパターン（図示せず）を形成した後、そのレジスタパ
ターンをエッチングマスクに用いて、絶縁膜１２に、配
線を埋め込むための凹部（以下、溝として説明する）１
３を、例えば０．５μｍの深さに形成する。溝１３は、
いわゆるファインパターンで形成されている複数の溝１
３Ｎと、例えば溝幅が０．５０μｍ〜５μｍの幅の広い
溝１３Ｗとで構成されている。また、１辺が７０μｍ〜
３００μｍのパッド（図示せず）も構成されている。上
記溝１３Ｎは、例えば溝幅が０．１５μｍ〜０．５０μ
ｍの幅の狭い複数の溝１３Ｎが、例えば０．１５μｍ〜
０．５０μｍ間隔で配列されている。
【００１６】次に、図１の（２）に示すように、例えば
ＣＶＤ法によって、上記凹部（以下、溝として説明す
る）１３の内面および上記絶縁膜１２上にバリア層１４
を例えば窒化タングステン膜で形成する。この窒化タン
グステン膜の成膜条件の一例としては、原料ガスに六フ
ッ化タングステン（ＷＦ6 ）と窒素（Ｎ2 ）と水素（Ｈ
2 ）との混合ガスを用い、その流量を０．２５ｍｌ／ｍ
ｉｎ、成膜温度を３００℃〜４００℃の範囲に設定し
た。
【００１７】続いて、例えばＰＶＤ（Physical Vapor D
eposition ）法（例えばスパッタリング）によって、電
解めっきのシード層１５を銅膜で形成する。この銅膜の
成膜条件の一例としては、スパッタリング装置のＤＣパ
ワーを１２ｋＷ、プロセスガスにアルゴン（Ａｒ）を用
い、その流量を５０ｃｍ3 ／ｍｉｎ、成膜雰囲気の圧力
を０．２Ｐａ、成膜温度を1００℃に設定した。
【００１８】なお、図１の（２）以下の図面では半導体
基板１１の図示は省略した。
【００１９】次に、図１の（３）に示すように、電解め
っきによって、銅を例えば１．０μｍの厚さに堆積し
て、上記溝１３を完全に埋め込む銅からなる配線材料膜
１６を形成する。以下、シード層１５〔前記図１の
（２）参照〕も含めて配線材料膜１６とする。このと
き、溝１３の領域では、溝１３の深さよりも厚く配線材
料膜１６を形成することが必要となる。上記配線材料膜
１６は、溝１３の開口幅の違いによって、いわゆるファ
インパターンで溝１３Ｎが形成された領域では膜厚が厚
くなり、幅の広い溝１３Ｗでは、膜厚がフィールド部分
１２Ｆ上に堆積された配線材料膜１６表面よりも低くな
る。このように、堆積された配線材料膜１６には局所段
差Ｓが生じる。
【００２０】上記電解めっき条件の一例としては、めっ
き液に硫酸銅系銅電解めっき液を用い、めっき電流値を
２．８３Ａ，めっき時間を１μｍ成膜するのに４分３０
秒、めっき液の温度を１８℃に設定した。
【００２１】図１の（４）に示すように、ＣＭＰによっ
て、絶縁膜１２のフィールド部分１２Ｆ上に上記配線材
料膜１６を残した状態を保って配線材料膜１６を研磨
し、電解めっきによって生じた配線材料膜１６の局所段
差Ｓ〔前記図の（３）参照〕を解消するように研磨す
る。この研磨は、化学的機械研磨、化学研磨もしくは機
械研磨によって行う。
【００２２】上記研磨を例えば化学的機械研磨で行う場
合には、研磨パッドに不織布と独立発泡体と積層した構
造の研磨パッドを用い、研磨定盤の回転速度を３０ｒｐ
ｍ、研磨ヘッドの回転速度を３０ｒｐｍ、スラリーに過
酸化水素水を添加したアルミナスラリーを用い、研磨液
の供給流量を１００ｃｃ／ｍｉｎ、研磨液温度を２５℃
〜３０℃に設定した。
【００２３】次に、図１の（５）に示すように、電解研
磨によって、配線材料膜１６を研磨して、絶縁膜１２の
フィールド部分１２Ｆ上の配線材料膜１６を除去し、溝
１３内のみに配線材料膜１６を残す。上記電解研磨で
は、フィールド部分１２Ｆ上に配線材料膜１６が無くな
ると、銅よりも電気伝導度が低いバリア層１４に電流が
流れるため、フィールド部分１２Ｆ上に配線材料膜１６
が残っている場合にはその残っている配線材料膜１６の
電気伝導度がその周囲よりも高くなって、電解研磨され
やすくなる。したがって、フィールド部分１２Ｆ上の配
線材料膜１６は完全にかつほぼ均一に除去される。
【００２４】上記電解研磨条件の一例としては、研磨液
にリン酸（比重１．６）を用い、電流密度を５Ａ／ｄｍ
2 〜２０Ａ／ｄｍ2 、研磨液温度を１５℃〜２５℃に設
定した。
【００２５】なお、電解研磨を行うに際し、被研磨部材
に電極（図示せず）を接触させるため、その接触部分に
は配線材料膜１６が残ることになる。そこで、フッ酸と
過酸化水素との混合水溶液を用いたウエットエッチング
によって、上記残った配線材料膜１６を除去する。
【００２６】次に、図１の（６）に示すように、例えば
過酸化水素水を用いたスピン洗浄によって、上記配線材
料膜１６の除去によって露出されたバリア層１４を除去
する。このようにして、溝１３にバリア層１４を介して
配線材料膜１６を埋め込んでなる溝配線１７が形成され
る。
【００２７】上記窒化タングステンからなる５Ａ／ｄｍ
2 〜バリア層１４の除去条件の一例としては、リンス液
に過酸化水素水を用い、リンス時間を１分〜３分、リン
ス液温度を１５℃〜４０℃に設定した。
【００２８】さらに上層配線を形成する場合には、例え
ば、プラズマＣＶＤ法によって、上記図１によって説明
した処理を行った基板表面を窒化シリコン膜で被覆した
後、上記図１によって説明したプロセスと同様のプロセ
スを行って上層配線を形成すればよい。
【００２９】上記図１の（４）によって説明した局所段
差Ｓを解消する研磨によって、図２の（１）に示すよう
に、幅が広い溝１３Ｗに埋め込まれた配線材料膜１６に
生じた局所段差Ｓが研磨前の局所段差を０．５μｍ以下
に低減した程度に留まったとしても、その後の電解研磨
では、ファインパターン領域に配線材料膜１６の研磨残
りを生じることなく、また、幅が広い溝１３Ｗに埋め込
まれた配線材料膜１６に窪みを生じることなく、配線材
料膜１６を研磨することができる。
【００３０】また、上記図１の（４）によって説明した
局所段差を解消する研磨によって、図２の（２）に示す
ように、ファインパターンの溝１３Ｎ上の局所段差Ｓ１
と幅が広い溝１３Ｗの局所段差Ｓ２とを合わせた段差Ｓ
ｔが研磨前の段差を０．５μｍ以下に低減した程度に留
まったとしても、その後の電解研磨では、ファインパタ
ーン領域に配線材料膜１６の研磨残りを生じることな
く、また、幅が広い溝１３に埋め込まれた配線材料膜１
６に窪みを生じることなく、配線材料膜１６を研磨する
ことができる。すなわち、局所段差を解消する研磨で
は、局所段差が０．５μｍ以下になるように研磨を行え
ばよい。
【００３１】上記第１の実施の形態に係る半導体装置の
製造方法では、絶縁膜１２上に配線材料膜１６を残した
状態を保って、配線材料膜１６表面に生じている局所段
差Ｓを緩和することから、配線材料膜１６はその表面が
ほぼ平坦化された状態に形成される。その後電解研磨に
よって、凹部（溝１３）内のみに配線材料膜１６を残す
ように絶縁膜１２上の配線材料膜１６を除去することか
ら、溝１３内に配線材料膜１６が満たされた状態で埋め
込まれる。したがって、必要な部分の配線材料膜１６を
残しつつ不必要な部分の配線材料膜１６を除去すること
が可能となり、電解研磨プロセスを溝配線プロセスに導
入することができる。また、電解研磨は、化学的機械研
磨に用いる高価な消耗剤（スラリー）を使用しないため
に、低いランニングコストで金属配線を形成することが
できる。さらに、化学的機械研磨時に発生していた腐食
（エロージョン）も発生しないという利点がある。
【００３２】次に、本発明の半導体装置の製造方法に係
る第２の実施の形態を以下に説明する。この第２の実施
の形態は、前記第１の実施の形態において、電解めっき
によって生じた配線材料膜１６の局所段差Ｓを解消する
研磨を、化学研磨を用いて行った製造方法である。上記
研磨工程以外の全ての工程は前記第１の実施の形態で説
明したプロセスと同様である。
【００３３】化学研磨は、研磨液に浸漬するだけでもよ
いが、めっき面上を高速で流体を流すことで拡散層厚さ
を薄くし、出っ張り部分をより早くエッチングする方法
を採ることで、硬化的に配線材料膜の平坦化を行うこと
が可能になる。
【００３４】上記化学研磨においも、次工程の電解研磨
を効果的に行うために、電解めっきにより生成した銅膜
を完全に除去しないように、フィールド部分上に残すよ
うにする。
【００３５】また、配線材料膜面上の化学研磨液を高速
で移動させる方法としては、図３の（１）に示すよう
に、例えば矢印方向に高速回転が可能なスピンチャック
５１に基板（ウエハ）１１を保持した状態で、上記スピ
ンチャック５１を矢印方向に高速で回転させながら基板
１１上に化学研磨液５２を滴下する方法がある。また
は、図３の（２）に示すように、基板（ウエハ）１１上
に例えば３ｍｍ以下の隙間Ｗが確保される平板６１を設
け、基板１１の中心部上の上記平板６１に供給部６２を
設ける。そして、上記供給部６２から上記平板６１と基
板１１との間の隙間Ｗに化学研磨液６３を高圧力で供給
することで、基板１１面上における化学研磨液６３の流
速を早めることが可能になる。
【００３６】次に上記化学研磨に用いることができる化
学研磨液の一例を以下に説明する。一つには、リン酸系
の化学研磨液がある。このリン酸系の化学研磨液は、リ
ン酸が５５０ｍｌ／ｌ、硝酸が２００ｍｌ／ｌ、氷酢酸
が５０ｍｌ／ｌ、塩酸が５ｍｌ／ｌからなる混合液であ
って、液温度は５５℃〜８０℃、研磨時間は１分〜３分
とする。また一つには、硝酸系の化学研磨液であるキリ
ンス液がある。このキリンス液は、硝酸が２００ｍｌ／
ｌ、硫酸が４００ｍｌ／ｌ、塩酸が２ｍｌ／ｌ水が３０
０ｍｌ／ｌからなる混合液であって、液温度は２０℃〜
８０℃、研磨時間は３０秒〜２分とする。このキリンス
液は、一般にエッチング速度が速いという特徴を有す
る。また、亜硝酸ガスを発生するため使用に際しては注
意が必要となる。
【００３７】次に、本発明の半導体装置の製造方法に係
る第３の実施の形態を以下に説明する。この第３の実施
の形態は、前記第１の実施の形態において、電解めっき
によって生じた配線材料膜１６の局所段差Ｓを解消する
研磨を機械研磨によって行う製造方法である。機械研磨
としては、研磨砥粒に♯１００００〜♯２００００のの
例えば、酸化セリウム、ダイヤモンド、アルミナ、シリ
カ等を用い、研磨液に例えば、純水、過酸化水素水、エ
タノール、イソプロピルアルコール等を用いた。上記研
磨工程以外の全ての工程は前記第１の実施の形態で説明
したプロセスと同様である。
【００３８】なお、めっき後の基板に研磨液を滴下しな
がらバフ研磨を行って凹凸を小さくすることでも上記機
械研磨と同様の効果が得られる。
【００３９】本発明の第２の製造方法に係る第１の実施
の形態を、図４の製造工程断面図によって説明する。
【００４０】図４の（１）に示すように、基板（例えば
半導体基板）１１に所定の素子（図示せず）を形成した
後、基板１１上に絶縁膜１２を形成する。次いでリソグ
ラフィー技術により所定の位置に開口部を設けたレジス
タパターン（図示せず）を形成した後、そのレジスタパ
ターンをエッチングマスクに用いて、絶縁膜１２に、配
線を埋め込むための凹部（以下、溝として説明する）１
３を、例えば０．５μｍの深さに形成する。溝１３は、
いわゆるファインパターンで形成されている複数の溝１
３Ｎと、例えば溝幅が０．５０μｍ〜５μｍの幅の広い
溝１３Ｗとで構成されている。上記溝１３Ｎは、例えば
溝幅が０．１５μｍ〜０．５０μｍの幅の狭い複数の溝
１３Ｎが、例えば０．１５μｍ〜０．５０μｍ間隔で配
列されている。
【００４１】次に、図４の（２）に示すように、例えば
ＣＶＤ法によって、上記凹部（以下、溝として説明す
る）１３の内面および上記絶縁膜１２上にバリア層１４
を例えば窒化タングステン膜で形成する。この窒化タン
グステン膜の成膜条件の一例としては、原料ガスに六フ
ッ化タングステン（ＷＦ6 ）と窒素（Ｎ2 ）と水素（Ｈ
2 ）との混合ガスを用い、その流量を０．２５ｍｌ／ｍ
ｉｎ、成膜温度を３００℃〜４００℃の範囲に設定し
た。
【００４２】続いて、例えばＰＶＤ（Physical Vapor D
eposition ）法（例えばスパッタリング）によって、電
解めっきのシード層１５を銅膜で形成する。この銅膜の
成膜条件の一例としては、スパッタリング装置のＤＣパ
ワーを１２ｋＷ、プロセスガスにアルゴン（Ａｒ）を用
い、その流量を５０ｃｍ3 ／ｍｉｎ、成膜雰囲気の圧力
を０．２Ｐａ、成膜温度を1００℃に設定した。
【００４３】なお、図４の（２）以下の図面では半導体
基板１１の図示は省略した。
【００４４】次に、図４の（３）に示すように、電解め
っきによって、銅を例えば１．５μｍの厚さに堆積し
て、上記溝１３を完全に埋め込む銅からなる配線材料膜
１６を形成する。以下、シード層１５〔前記図２の
（２）参照〕も含めて配線材料膜１６とする。このと
き、溝１３の領域では、溝１３の深さの２倍以上の厚さ
に配線材料膜１６を形成することが必要となる。上記配
線材料膜１６は、溝１３の開口幅の違いによって、いわ
ゆるファインパターンで溝１３が形成された領域、すな
わち、複数の溝１３Ｎが形成された領域では膜厚が厚く
なり、幅の広い溝１３Ｗでは、膜厚がフィールド部分に
堆積された配線材料膜１６Ｆ表面よりも低くなる。この
ように、堆積された配線材料膜１６には局所段差Ｓが生
じる。しかしながら、溝１３の深さに対して２倍以上の
厚さに配線材料膜１６が形成されているため、局所段差
Ｓは０．５μｍ以下となっている。
【００４５】上記電解めっき条件の一例としては、めっ
き液に硫酸銅系銅電解めっき液を用い、めっき電流値を
２．８３Ａ，めっき時間を１．５μｍ成膜するのに６分
４０秒、めっき液の温度を１８℃に設定した。
【００４６】次に、図４の（４）に示すように、電解研
磨によって、配線材料膜１６を研磨して、絶縁膜１２の
フィールド部分１２Ｆ上の配線材料膜１６を除去し、溝
１３内のみに配線材料膜１６を残す。上記電解研磨で
は、フィールド部分１２Ｆ上に配線材料膜１６が無くな
ると、銅よりも電気伝導度が低いバリア層１４に電流が
流れるため、フィールド部分１２Ｆ上に配線材料膜１６
が残っている場合にはその残っている配線材料膜１６の
電気伝導度がその周囲よりも高くなって、電解研磨され
やすくなる。したがって、フィールド上の配線材料膜１
６は完全にかつほぼ均一に除去される。
【００４７】上記電解研磨条件の一例としては、研磨液
にリン酸（比重１．６）を用い、電流密度を５Ａ／ｄｍ
2 〜２０Ａ／ｄｍ2 、研磨時間を２分〜５分、研磨液温
度を１５℃〜２５℃に設定した。
【００４８】なお、電解研磨を行うに際し、被研磨部材
に電極（図示せず）を接触させるため、その接触部分に
は配線材料膜１６が残ることになる。そこで、フッ酸と
過酸化水素との混合水溶液を用いたウエットエッチング
によって、上記残った配線材料膜１６を除去することが
できる。
【００４９】次に、図２の（５）に示すように、例えば
過酸化水素水を用いたスピン洗浄によって、上記配線材
料膜１６の除去によって露出されたバリア層１４を除去
する。このようにして、溝１３にバリア層１４を介して
配線材料膜１６を埋め込んでなる溝配線１７が形成され
る。
【００５０】上記窒化タングステンからなる５Ａ／ｄｍ
2 〜バリア層１４の除去条件の一例としては、リンス液
に過酸化水素水を用い、リンス時間を１分〜３分、リン
ス液温度を１５℃〜４０℃に設定した。
【００５１】さらに上層配線を形成する場合には、例え
ば、プラズマＣＶＤ法によって、上記図１によって説明
した処理を行った基板表面を窒化シリコン膜で被覆した
後、上記図１によって説明したプロセスと同様のプロセ
スを行って上層配線を形成すればよい。
【００５２】また、上記図２の（３）によって説明した
配線材料膜１６の成膜によって、局所段差が０．５μｍ
程度生じたとしても、その後の電解研磨では、ファイン
パターン領域に配線材料膜１６の研磨残りを生じること
なく、また、幅が広い溝１３Ｗに埋め込まれた配線材料
膜１６に窪みを生じることなく、配線材料膜１６を研磨
することができる。
【００５３】上記第２の発明の製造方法に係る実施の形
態では、基板１１上の絶縁膜１２に形成した凹部(溝)１
３を埋め込む配線材料膜１６を、溝１３の深さの２倍以
上となる膜厚に形成することから、配線材料膜１６はそ
の表面がほぼ平坦化された状態に形成される。そして、
電解研磨によって、溝１３内のみに配線材料膜１６を残
すように絶縁膜１２上の配線材料膜１６を除去すること
から、溝１３内に配線材料膜１６が満たされた状態で埋
め込まれる。したがって、必要な部分の配線材料膜１６
を残しつつ不必要な部分（フィールド部分１２Ｆ上）の
配線材料膜１６を除去することが可能となり、電解研磨
プロセスを溝配線プロセスに導入することが可能とな
る。また、電解研磨は、化学的機械研磨に用いる高価な
消耗剤（スラリー）を使用しないために、低いランニン
グコストで金属配線を形成することができる。さらに、
化学的機械研磨時に発生していた腐食（エロージョン）
も発生しないという利点もある。
【００５４】
【発明の効果】以上、説明したように本発明の第１の半
導体装置の製造方法によれば、電解めっき後に行う電解
研磨工程において、必要な部分の配線材料膜を残しつつ
不必要な部分の配線材料膜を除去することが可能とな
り、電解研磨プロセスを溝配線プロセスに導入すること
ができる。電解研磨は、化学的機械研磨に用いる高価な
消耗剤（スラリー）を使用しないために、低いランニン
グコストで金属配線を形成することができる。また、化
学的機械研磨時に発生する腐食（エロージョン）も発生
しない。
【００５５】第２の半導体装置の製造方法によれば、凹
部を埋め込む配線材料膜を、凹部の深さの２倍以上とな
る膜厚に形成するので、配線材料膜はその表面がほぼ平
坦化された状態に形成することができる。それを電解研
磨によって、凹部内のみに配線材料膜を残すように絶縁
膜上の配線材料膜を除去するので、必要な部分の配線材
料膜を残しつつ不必要な部分の配線材料膜を除去するこ
とが可能となり、電解研磨プロセスを溝配線プロセスに
導入することが可能となる。また、電解研磨は、化学的
機械研磨に用いる高価な消耗剤（スラリー）を使用しな
いために、低いランニングコストで金属配線を形成する
ことができる。さらに、化学的機械研磨時に発生してい
た腐食（エロージョン）も発生しないという利点もあ
る。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法に係る実施の形
態を示す製造工程断面図である。
【図２】局所段差を解消する研磨方法を説明する製造工
程断面図である。
【図３】化学研磨液を高速で移動させる方法を示す図で
ある。
【図４】本発明の半導体装置の製造方法に係る別の実施
の形態を示す製造工程断面図である。
【図５】課題を説明する概略構成断面図である。
【図６】課題を説明する概略構成断面図である。
【符号の説明】
１１…基板、１２…絶縁膜、１３…凹部（溝）、１６…
配線材料膜、Ｓ…局所段差
フロントページの続き (72)発明者 鬼頭 英至 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 田口 充 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 安藤 勝己 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F033 HH11 HH34 MM01 MM12 PP06 PP15 PP27 QQ08 QQ09 QQ19 QQ37 QQ46 QQ47 QQ48 RR06 SS15 XX01 XX34 5F043 AA26 BB18 DD07 DD16 FF01 FF07 GG03

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 めっき法によって、基板上に形成した絶
    縁膜上に、前記絶縁膜に形成した凹部を埋め込む配線材
    料膜を形成する工程と、 前記絶縁膜上に前記配線材料膜を残した状態を保って前
    記配線材料膜表面に生じている局所段差を緩和する工程
    と、 電解研磨によって、前記凹部内のみに前記配線材料膜を
    残すように前記絶縁膜上の前記配線材料膜を除去する工
    程とを備えたことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記凹部は、 配線溝、配線溝および該配線溝底部に形成された接続
    孔、もしくは接続孔からなることを特徴とする請求項1
    記載の半導体装置の製造方法。
  3. 【請求項３】 前記配線材料膜に生じた局所段差を緩和
    する工程は、 化学的機械研磨、機械研磨もしくは化学研磨により行う
    ことを特徴とする請求項1記載の半導体装置の製造方
    法。
  4. 【請求項４】 めっき法によって、基板上に形成した絶
    縁膜上に、前記絶縁膜に形成した凹部を埋め込む配線材
    料膜を、前記凹部の深さの２倍以上となる膜厚に形成す
    る工程と、 電解研磨によって、前記凹部内のみに前記配線材料膜を
    残すように前記絶縁膜上の前記配線材料膜を除去する工
    程とを備えたことを特徴とする半導体装置の製造方法。
  5. 【請求項５】 前記凹部は、配線溝、もしくは配線溝お
    よび該配線溝底部に形成された接続孔からなり、 前記配線材料膜は前記配線溝の深さの２倍以上となる膜
    厚に形成されることを特徴とする請求項４記載の半導体
    装置の製造方法。
JP2000157542A 2000-05-29 2000-05-29 半導体装置の製造方法 Pending JP2001338926A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000157542A JP2001338926A (ja) 2000-05-29 2000-05-29 半導体装置の製造方法
TW090112809A TW512454B (en) 2000-05-29 2001-05-28 Method of manufacturing a semiconductor device
US09/866,940 US6709979B2 (en) 2000-05-29 2001-05-29 Method of manufacturing a semiconductor device
KR1020010029716A KR100829732B1 (ko) 2000-05-29 2001-05-29 반도체 장치 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000157542A JP2001338926A (ja) 2000-05-29 2000-05-29 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2001338926A true JP2001338926A (ja) 2001-12-07

Family

ID=18662159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000157542A Pending JP2001338926A (ja) 2000-05-29 2000-05-29 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US6709979B2 (ja)
JP (1) JP2001338926A (ja)
KR (1) KR100829732B1 (ja)
TW (1) TW512454B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003065432A1 (en) * 2002-01-31 2003-08-07 Ebara Corporation Electrolytic processing apparatus and substrate processing apparatus and method
JP2004327561A (ja) * 2003-04-22 2004-11-18 Ebara Corp 基板処理方法及び基板処理装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7232514B2 (en) * 2001-03-14 2007-06-19 Applied Materials, Inc. Method and composition for polishing a substrate
US7160432B2 (en) * 2001-03-14 2007-01-09 Applied Materials, Inc. Method and composition for polishing a substrate
US7582564B2 (en) * 2001-03-14 2009-09-01 Applied Materials, Inc. Process and composition for conductive material removal by electrochemical mechanical polishing
US6899804B2 (en) * 2001-12-21 2005-05-31 Applied Materials, Inc. Electrolyte composition and treatment for electrolytic chemical mechanical polishing
US20060169597A1 (en) * 2001-03-14 2006-08-03 Applied Materials, Inc. Method and composition for polishing a substrate
US6811680B2 (en) * 2001-03-14 2004-11-02 Applied Materials Inc. Planarization of substrates using electrochemical mechanical polishing
US7323416B2 (en) * 2001-03-14 2008-01-29 Applied Materials, Inc. Method and composition for polishing a substrate
US20070295611A1 (en) * 2001-12-21 2007-12-27 Liu Feng Q Method and composition for polishing a substrate
US6911393B2 (en) * 2002-12-02 2005-06-28 Arkema Inc. Composition and method for copper chemical mechanical planarization
JP2004356117A (ja) * 2003-05-26 2004-12-16 Ebara Corp 基板処理方法及びその装置
US7390429B2 (en) * 2003-06-06 2008-06-24 Applied Materials, Inc. Method and composition for electrochemical mechanical polishing processing
EP1673801B1 (en) * 2003-10-15 2014-04-09 Brewer Science, Inc. Developer-soluble materials and methods of using the same in via-first dual damascene applications
US20050255410A1 (en) 2004-04-29 2005-11-17 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
US20070207406A1 (en) * 2004-04-29 2007-09-06 Guerrero Douglas J Anti-reflective coatings using vinyl ether crosslinkers
US20080121529A1 (en) * 2004-12-22 2008-05-29 Yasushi Tohma Flattening Method and Flattening Apparatus
US20060219663A1 (en) * 2005-03-31 2006-10-05 Applied Materials, Inc. Metal CMP process on one or more polishing stations using slurries with oxidizers
US20060249394A1 (en) * 2005-05-05 2006-11-09 Applied Materials, Inc. Process and composition for electrochemical mechanical polishing
US20060249395A1 (en) * 2005-05-05 2006-11-09 Applied Material, Inc. Process and composition for electrochemical mechanical polishing
US7257893B2 (en) * 2005-06-03 2007-08-21 Novellus Systems, Inc. Efficient wafer processing technology
US20070254485A1 (en) * 2006-04-28 2007-11-01 Daxin Mao Abrasive composition for electrochemical mechanical polishing
US7914974B2 (en) 2006-08-18 2011-03-29 Brewer Science Inc. Anti-reflective imaging layer for multiple patterning process
DE102006040585B4 (de) * 2006-08-30 2013-02-07 Infineon Technologies Ag Verfahren zum Auffüllen eines Grabens in einem Halbleiterprodukt
US8133659B2 (en) 2008-01-29 2012-03-13 Brewer Science Inc. On-track process for patterning hardmask by multiple dark field exposures
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
CN107482008B (zh) * 2016-06-03 2020-11-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012543A (ja) * 1998-06-23 2000-01-14 Hitachi Ltd 半導体集積回路装置の製造方法
US6056864A (en) * 1998-10-13 2000-05-02 Advanced Micro Devices, Inc. Electropolishing copper film to enhance CMP throughput
US6299741B1 (en) * 1999-11-29 2001-10-09 Applied Materials, Inc. Advanced electrolytic polish (AEP) assisted metal wafer planarization method and apparatus
US6797623B2 (en) * 2000-03-09 2004-09-28 Sony Corporation Methods of producing and polishing semiconductor device and polishing apparatus

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003065432A1 (en) * 2002-01-31 2003-08-07 Ebara Corporation Electrolytic processing apparatus and substrate processing apparatus and method
US7569135B2 (en) 2002-01-31 2009-08-04 Ebara Corporation Electrolytic processing apparatus and substrate processing apparatus and method
JP2004327561A (ja) * 2003-04-22 2004-11-18 Ebara Corp 基板処理方法及び基板処理装置

Also Published As

Publication number Publication date
US6709979B2 (en) 2004-03-23
KR20010107786A (ko) 2001-12-07
US20020016064A1 (en) 2002-02-07
KR100829732B1 (ko) 2008-05-15
TW512454B (en) 2002-12-01

Similar Documents

Publication Publication Date Title
JP2001338926A (ja) 半導体装置の製造方法
JP4049978B2 (ja) メッキを用いた金属配線形成方法
JPH11111656A (ja) 半導体装置の製造方法
JP2000208443A (ja) 電子装置の製造方法および製造装置
US7585760B2 (en) Method for forming planarizing copper in a low-k dielectric
US6555477B1 (en) Method for preventing Cu CMP corrosion
JP2005500687A (ja) 平面化法と電解研磨との組み合わせを使用する半導体構造物の形成
JPH11307481A (ja) 電解めっき装置および電解めっき方法
JP3033574B1 (ja) 研磨方法
KR100859899B1 (ko) 반도체 기판상의 구리 막을 연마하는 전기 화학적 방법
JP4055334B2 (ja) 半導体装置の製造方法
US20230223301A1 (en) Method of removing barrier layer
JP2000012543A (ja) 半導体集積回路装置の製造方法
US6867142B2 (en) Method to prevent electrical shorts between tungsten interconnects
JP2001338927A (ja) 半導体装置の製造方法
JPH11340226A (ja) 半導体装置の製造方法
JP2003311539A (ja) 研磨方法および研磨装置、並びに半導体装置の製造方法
JP2001203178A (ja) 化学機械研磨方法及び化学機械研磨装置
JP2006120664A (ja) 半導体装置の製造方法
JP2001345324A (ja) 半導体装置の製造方法
JP2004356117A (ja) 基板処理方法及びその装置
KR100641992B1 (ko) 구리 배선 형성 방법
JP4757372B2 (ja) 埋込配線層の形成方法
US6995089B2 (en) Method to remove copper without pattern density effect
JP2001351923A (ja) パターン形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081002

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090217