JP2003311539A - 研磨方法および研磨装置、並びに半導体装置の製造方法 - Google Patents

研磨方法および研磨装置、並びに半導体装置の製造方法

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JP2003311539A JP2002128782A JP2002128782A JP2003311539A JP 2003311539 A JP2003311539 A JP 2003311539A JP 2002128782 A JP2002128782 A JP 2002128782A JP 2002128782 A JP2002128782 A JP 2002128782A JP 2003311539 A JP2003311539 A JP 2003311539A
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浩 堀越
Takeshi Nogami
毅 野上
Shuzo Sato
修三 佐藤
Shingo Takahashi
新吾 高橋
Hisanori Komai
尚紀 駒井
Kaori Tai
香織 田井
Suguru Otorii
英 大鳥居
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Abstract

(57)【要約】 （修正有） 【課題】 金属膜を研磨によって平坦化する際に、余分
な金属膜を容易に且つ効率良く除去可能で精度の高い研
磨方法及び研磨装置を提供する。また、これらを用いた
半導体装置の製造方法を提供する。 【解決手段】 本発明に係る研磨方法は、金属膜が形成
された基板１７と対向電極１５とを電解液中に対向配置
させ、上記電解液Ｅを介して上記金属膜に通電するとと
もに、硬質パッドで上記金属膜表面を研磨することによ
り上記金属膜を研磨するものである。また、本発明に係
る研磨装置１１は、基板１７上に形成された金属膜を電
解液中で研磨する研磨装置１１であって、上記基板１７
に対向配置される対向電極１５と、上記基板１７を陽極
とし上記対向電極１５を陰極として電圧を印可する電源
１２と、上記基板１５上を摺動して上記金属膜を研磨す
る研磨パッド１４とを備えてなるものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は研磨方法および研磨
装置、並びに半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体のデザインルールの縮小化に伴
い、配線工程においては、配線材料のアルミニウム（Ａ
ｌ）から銅（Ｃｕ）への移行、層間絶縁膜のより誘電率
の低い材料の適用、という動きが一般的である。これら
材料の変遷の理由は、配線遅延等の課題に対して、Ａｌ
配線やＳｉＯ２等の層間絶縁膜材料では限界がきている
からである。材料的には、以上のような変遷で半導体デ
バイスの開発が進んでいるが、その材料の変更に伴い、
半導体製造プロセスも大きな変遷がある。
【０００３】たとえば、Ｃｕを配線材料として適用する
場合、Ａｌ配線世代で広く適用されてきた配線のドライ
エッチングがＣｕという腐食に弱い材料には適さない。
このため、ＣｕをＡｌと同じようにドライエッチングに
て加工する場合には、低圧・高温という装置のハード
上、臨界状態に近いところで実施しなければならず、量
産プロセス的に適応しない。そこで、現在Ｃｕ配線プロ
セスではダマシン法と言われる、溝または穴加工された
層間絶縁膜２０１にバリヤ膜２０２を形成した後、Ｃｕ
２０３を埋め込み、配線に寄与しない部分(フィールド
部)をＣＭＰ(Chemical Mechanical Polishing)にて除去
する方法が広く使用されている。
【０００４】ＣＭＰ技術は、早いところでは０．５μｍ
のデザインルールから適用されている、比較的こなれた
技術である。ＣＭＰ技術適用の初期段階では、被研磨材
は層間絶縁膜である。しかし、ＣＭＰ技術においては、
配線密度の異なる部位で研磨速度が異なる等のパタン依
存性があり、特に、配線の密な部分で研磨が加速するエ
ロージョンと言われる現象が大きな問題であった。これ
らの問題は、ＣＭＰハードの改良、ＣＭＰ消耗品である
スラリー・研磨パッドの改善により、現在では十分に量
産適用レベルまで技術的にこなれたものになった。これ
らの改善は、被研磨材である層間絶縁膜、特にＳｉＯ２
を主とする材料に因るものである。すなわち、被研磨材
であるＳｉＯ２は比較的硬質な材料であり、ＣＭＰパラ
メータに対して比較的自由度があったことによる。
【０００５】
【発明が解決しようとする課題】しかしながら、ダマシ
ン法で研磨する材料は金属材であるＣｕであり、ＳｉＯ
２と比較すると、軟質、粘性のある材料である。また、
Ｃｕは、スラリーに含有される酸またはアルカリに容易
に反応しやすいという性質を有する。このようなＣｕの
有する性質により、ＣＭＰを用いたＣｕ配線プロセスに
は以下のような問題がある。
【０００６】（１）エロージョン 層間絶縁膜（酸化膜）のＣＭＰにおいても問題であった
が、配線密度の高いパタンでは研磨速度の異なる異種材
料を研磨するため、研磨速度の速い部分が研磨されるに
従って研磨速度の遅い部分には局所的圧力が印加され、
その相乗効果により研磨速度の落差が著しくなる。その
結果、図１９に示すように、配線密度の高いパタンでは
抉れるような形状が形成されてしまう。
【０００７】（２）ディッシング ディッシングとは３０μｍ幅以上を有する広い配線部が
加速度的に研磨される現象であり、その配線形状は図２
０に示すように凹んだような形状となる。ディッシング
は、研磨圧力の増加、及び研磨パッドの変形により加速
度的に進行する。ディッシングを抑制するためには、低
加重による研磨が有効であるが、低加重による研磨の場
合、研磨速度は低下し、量産プロセスに適応できなくな
る。
【０００８】（３）配線（Ｃｕ）リセス 配線（Ｃｕ）リセスとは、図２１に示すように、層間絶
縁膜で形成された配線溝または穴に、配線であるＣｕが
層間絶縁膜高さまで埋め込まれていない状態である。し
たがって、上記のエロージョン、ディッシングもリセス
の一部である。エロージョン、ディッシングは主に研磨
圧力に依存するところが大きいが、その他に、スラリー
を構成する酸またはアルカリによるケミカルなエッチン
グにより、Ｃｕがリセスされる(エッチングされる)。前
述のように、圧力を上げることによりエロージョン、デ
ィッシングが進行してしまうため、量産プロセスに適用
する場合には、研磨速度を上げるために化学的な反応速
度向上を検討する必要がある。しかしながら、その弊害
として、Ｃｕのケミカルアタックによるエッチングがリ
セス形成に発展してしまう。
【０００９】（４）層間絶縁膜の破壊 配線遅延の対策として、配線の低抵抗化以外に層間絶縁
膜容量の低減が挙げられ、その具体的な方法として層間
絶縁膜への低誘電率材料の適用がある。一般的に、層間
絶縁膜の低誘電率化は材料をポーラスな膜にする方向で
進められているが、材料のポーラス化は同時に材料の脆
弱化につながり、機械的強度が劣化する方向に進む。そ
して、その弊害として、図２２に示すようにＣｕ ＣＭ
Ｐにおける印加圧力により、層間絶縁膜の低誘電率材料
が破壊される虞がある。
【００１０】以上のようにダマシン法によるＣｕ配線の
形成では、エロージョン、ディッシング、リセス等によ
る配線部の膜厚減少及び平坦化の劣化という問題を抱え
ている。配線部の膜厚減少に関しては、設計値以上の電
流密度が配線に印加されることになるので、例えば、エ
レクトロマイグレーション（ＥＭ）耐性の劣化につなが
り、配線の信頼性に大きなダメージを与えることにな
る。
【００１１】また、エロージョン等の非平坦性を有する
形状は、パタン形成不良を誘発する。そして、リソグラ
フィー工程においては、絶対段差の増大によりＤＯＦ
（Depth of Focus、焦点深度）が低下するため所望のパ
タン形成ができない。この傾向は、より微細化されたパ
タンにおいて特に顕著である。また、絶対段差は、配線
層数の増加に伴いより強調される。例えば、段差部がス
タックされたレイアウトの場合、その凹みはその段差分
が相加され、絶対段差は大きくなる。そして、段差の増
加は、層間絶縁膜の溝部に相当するので、Ｃｕ ＣＭＰ
時においてその段差部にＣｕが残留することになり、図
２３に示すような半導体デバイスの配線短絡を引き起こ
すという、致命的な欠陥になる。
【００１２】また、低誘電率材料の層間絶縁膜への適用
に関しては、上述したように、低誘電率材料が脆弱な材
料であるため、ＣＭＰで印加される加重により該低誘電
率材料が破壊され、致命的なダメージとなる。
【００１３】ところで、最近、低圧または圧力フリーで
電解研磨を行うＣｕ研磨方法が低誘電率材料に対応でき
る研磨、平坦化方法として開発されている。この技術
は、電解印加により被研磨膜であるＣｕ表面を研磨の容
易な変質層、または研磨なしで溶解するような変質層に
変えてＣｕの平坦化を行う技術である。しかしながら、
このような低圧電解研磨技術は、未だＣＭＰの延長線に
あるハード形態が多く、上述した問題点を解消するほど
の低圧研磨は実現されていない。
【００１４】したがって、エロージョン、ディッシン
グ、リセス等の形状欠陥、脆弱な低誘電率材料の破壊等
の問題を解消して、良好な形状で信頼性の高いダマシン
配線を形成できる手法は未だ確立されていないのが現状
である。
【００１５】そこで、本発明は、上述した従来の実情に
鑑みて創案されたものであり、金属膜を研磨によって平
坦化する際に、余分な金属膜を容易に且つ効率良く除去
可能で精度の高い研磨方法及び研磨装置を提供すること
を目的とする。また、これらを用いた半導体装置の製造
方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】以上の目的を達成する本
発明に係る研磨方法は、金属膜が形成された基板と対向
電極とを電解液中に対向配置させ、電解液を介して金属
膜に通電するとともに、硬質パッドで金属膜表面を研磨
することにより金属膜を研磨することを特徴とするもの
である。
【００１７】以上のような本発明に係る研磨方法におい
ては、硬質パッドを用いてＣＭＰと比較して大幅に低い
圧力で金属膜を研磨することにより、金属膜の過剰な研
磨を防止してエロージョン、ディッシング、リセス等の
形状不良の発生を防止することができる。また、基板に
対する圧力を低減することができるため、脆弱な材料の
破壊等の不具合が発生することがない。したがって、よ
り精度の高い研磨を実現することができる。
【００１８】また、以上の目的を達成する本発明に係る
研磨装置は、基板上に形成された金属膜を電解液中で研
磨する研磨装置であって、基板に対向配置される対向電
極と、基板を陽極とし対向電極を陰極として電圧を印可
する電源と、基板上を摺動して金属膜を研磨する硬質パ
ッドとを備えることを特徴とするものである。
【００１９】以上のように構成された本発明に係る研磨
装置は、研磨パッドとして硬質パッドを用い、ＣＭＰと
比較して大幅に低い圧力で金属膜を研磨することによ
り、金属膜の過剰な研磨を防止してエロージョン、ディ
ッシング、リセス等の形状不良の発生を防止することが
できる。また、基板に対する圧力を低減することができ
るため、脆弱な材料の破壊等の不具合が発生することが
ない。したがって、より精度の高い研磨を実現すること
ができる。
【００２０】また、以上の目的を達成する本発明に係る
半導体装置の製造方法は、基板上に形成された絶縁膜に
金属配線を形成するための配線溝を形成する工程と、配
線溝を埋め込むように絶縁膜上に金属膜を形成する工程
と、絶縁膜上に形成した金属膜を研磨する工程とを有す
る半導体装置の製造方法であって、金属膜を研磨する工
程において、金属膜が形成された基板と対向電極とを電
解液中に対向配置させ、電解液を介して金属膜に通電す
るとともに、硬質パッドで金属膜表面を研磨することに
より金属膜を研磨することを特徴とするものである。
【００２１】以上のような本発明に係る半導体装置の製
造方法は、金属配線を形成する際に、絶縁膜上に形成し
た金属膜を硬質パッドを用い、従来のＣＭＰと比較して
大幅に低い圧力で研磨することにより、金属膜の過剰な
研磨を防止することができる。これにより、エロージョ
ン、ディッシング、リセス等の形状不良の発生を防止す
ることができる。また、基板に対する圧力を低減するこ
とができため、脆弱な材料の破壊等の不具合が発生する
ことがない。したがって、より精度の高い研磨を実現
し、良好な形状の金属配線を形成することができる。
【００２２】
【発明の実施の形態】以下、本発明に係る研磨方法およ
び研磨装置、並びに半導体装置の製造方法について図面
を参照しながら詳細に説明する。なお、以下の図面にお
いては、理解の容易のため実際の縮尺とは異なることが
ある。また、本発明は、以下の記述に限定されるもので
はなく、本発明の要旨を逸脱しない範囲において適宜変
更可能である。
【００２３】本発明に係る研磨方法は、金属膜が形成さ
れた基板と対向電極とを電解液中に対向配置させ、電解
液を介して金属膜に通電するとともに、硬質パッドで金
属膜表面を研磨することにより金属膜を研磨することを
特徴とするものである。
【００２４】また、本発明に係る研磨装置は、基板上に
形成された金属膜を電解液中で研磨する研磨装置であっ
て、基板に対向配置される対向電極と、基板を陽極とし
上記対向電極を陰極として電圧を印可する電源と、基板
上を摺動して金属膜を研磨する硬質パッドとを備えるこ
とを特徴とするものである。
【００２５】そして、本発明に係る半導体装置の製造方
法は、基板上に形成された絶縁膜に金属配線を形成する
ための配線溝を形成する工程と、配線溝を埋め込むよう
に絶縁膜上に金属膜を形成する工程と、絶縁膜上に形成
した金属膜を研磨する工程とを有する半導体装置の製造
方法であって、金属膜を研磨する工程において、金属膜
が形成された基板と対向電極とを電解液中に対向配置さ
せ、電解液を介して金属膜に通電するとともに、硬質パ
ッドで金属膜表面を研磨することにより金属膜を研磨す
ることを特徴とするものである。
【００２６】以下の説明においては、半導体配線工程の
Ｃｕ配線の平坦化に用いた場合、すなわち、基板上に形
成された金属膜がＣｕ膜である場合を例に説明する。ま
ず、従来技術であるＣｕ ＣＭＰにより基板上に形成さ
れたＣｕ膜を研磨、平坦化した場合の問題について説明
する。Ｃｕ ＣＭＰにより基板上に形成されたＣｕ膜を
研磨、平坦化した場合には以下のような不具合が発生す
る。すなわち、ＣｕＣＭＰでＣｕ膜を研磨、平坦化した
場合には、エロージョン、ディッシング、配線リセス、
及び層間絶縁膜の破壊などのプロセス不良が発生し、半
導体デバイスの著しい欠陥を招く。
【００２７】エロージョンが発生した場合を例に、この
ようなプロセス不良の影響を説明すると以下のようにな
る。例えば半導体基板上にＣｕ配線を形成する場合、エ
ロージョンが発生すると、エロージョンによる層間絶縁
膜及びＣｕ配線の膜厚減少により配線断面積が減少す
る。例えば、幅０．１２μｍ、高さ０．１２μｍの配線
の場合、エロージョンにより０．０５μｍの膜厚が減少
すると、エロージョンされた配線に印加される電流密度
は、設計電流密度の１．７倍になる。ブラックの式から
配線寿命を算出すると、電流密度が１．７倍に増加した
場合、電流密度指数をｎ＝２と仮定すると、エロージョ
ンされた配線の配線寿命は設計上の配線寿命の約１／３
になる。また、配線容量の低誘電率化により、配線間層
間絶縁膜（配線高さ）及び配線幅は薄膜化及び縮小化さ
れる方向であり、エレクトロマイグレーション（ＥＭ）
はますます加速される。そして、配線寿命の設計マージ
ンはほとんどない状態であり、配線寿命の減少は、配線
信頼性に対して、致命的な欠陥となる虞がある。
【００２８】また、配線層数の増加により、エロージョ
ン等の配線形成不良はインテグレーション時に配線間短
絡（配線ショート）を引き起こし、また、Ｃｕ ＣＭＰ
ダマシンプロセスにおいて層間絶縁膜剥離（破壊）が発
生する可能性がある。これらの欠陥は、例えば半導体装
置を作製する場合には、半導体チップのファンクション
歩留まりに大きな影響を与え、良品チップが確保できな
い状況に陥る。これは、半導体チップの生産性を著しく
劣化させ、多大な損害を招くこととなる。すなわち、Ｃ
ｕ配線及び低誘電率膜を適用して微細化された半導体デ
バイスを製造する場合、Ｃｕ ＣＭＰによるダマシンプ
ロセスを適用すると、上記のような製造プロセスにおけ
る欠陥が発生し、また、配線信頼性においては配線膜厚
の薄膜化によるＥＭ耐性の劣化の問題がある。
【００２９】そこで、本発明においては、上述した問題
を解消するために、Ｃｕ ＣＭＰに代わるＣｕ研磨技術
として電解研磨技術を用いた以下のような研磨方法及び
研磨装置を提供する。まず、本発明に係る研磨装置につ
いて説明する。図１は本発明に係る研磨装置１１の概略
構成図である。研磨装置１１は、図１に示すように、電
解液Ｅが溜められた電解液槽１６内に、表面にＣｕ膜１
８が成膜された基板１７が図示しない基板保持部材に保
持されて配置されている。また、電解液槽１６内におい
て、基板１７に所定の間隔をおいて、研磨パッド１４及
び対向電極（陰極）１５の保持部材となり略円盤状に形
成された定盤１３が対向配置されている。ここで研磨パ
ッド１４は、定盤１３における基板１７側に固定して保
持されている。また、定盤１３は、図示しない移動手段
により上下方向、すなわち、基板１７と平行を保った状
態で近づき、もしくは離れる方向に移動可能とされてい
る。また、定盤１３は、図示しない回転手段により、定
盤１３の中心軸を中心として回動可能とされている。ま
た、定盤１３における内径側の位置には、対向電極（陰
極）１５が固定配置されている。そして、基板１７と対
向電極１５にはその両者に接続する電解印加電源１２が
接続されている。
【００３０】このような研磨装置１１を用いて基板１７
上に形成されたＣｕ膜１８を研磨する研磨方法を以下に
説明する。
【００３１】まず、電解液Ｅで満たされた電解液槽１６
に、被研磨材である基板１７を設置する。そして、該基
板１７を陽極として、対向電極１５との間で電解液Ｅを
介して電解電圧を印加して電解電流を流し、Ｃｕ膜１８
に通電する。これにより、陽極として電解作用を受ける
Ｃｕ膜１８表面が陽極酸化され、表層に銅酸化物被膜
（ＣｕＯ）が形成される。そして、この銅酸化物と電解
液Ｅ中に含まれる銅錯体形成剤が反応する、すなわち銅
錯体を形成することで、その錯体形成剤物質により高電
気抵抗層、不溶性錯体被膜、不働態被膜等の変質層がＣ
ｕ膜１８表面に形成される。このように、電解電源１２
により基板１７と対向電極との間に電圧を印加すること
により銅錯体化速度を加速させることができる。
【００３２】そして、本発明の研磨方法では、上述した
電解研磨と同時に、研磨パッド１４によりＣｕ膜１８表
面のワイピングを行う。このワイピングは、陽極酸化さ
れたＣｕ膜１８表面に研磨パッド１４を所定の圧力で押
圧し、摺動させることによって、凹凸を有するＣｕ膜１
８の凸部の表層に存在する変質層被膜を除去して、下地
のＣｕを露出させ、このＣｕが露出した部分が再電解さ
れるようにするものである。
【００３３】銅錯体の種類にもよるが、銅錯体と錯体化
されていない銅（以下、未錯体化銅と呼ぶ。）との密着
性は非常に弱く、銅錯体は電解液槽１６中の電解液Ｅの
対流により未錯体化銅、すなわち基板１７上の未錯体化
銅から脱離して電解液Ｅ中へ浮遊してしまう。しかし、
電解液Ｅの対流だけでは、銅錯体の未錯体化銅からの脱
離速度は遅いため、銅錯体除去の脱離速度を速めるため
に、基板１７上に定盤１３に取り付けられた研磨パッド
１４を押圧、摺動させ、Ｃｕ膜１８表面をワイピングす
る。具体的には、定盤１３を所定の圧力でＣｕ膜１８の
表面に押圧し、該定盤１３の中心軸を中心として基板１
７と平行な面内において回動させる。これにより、銅錯
体の基板１７からの脱離速度を向上させ、効率良く銅錯
体を基板１７から脱離させて基板１７表面を平坦化する
ことができる。なお、本発明におけるワイピングとは、
擦る機能、削り取る機能、拭き取る機能を含む。
【００３４】そして、このような電解研磨、ワイピング
のサイクルを繰り返し行うことによって基板１７上に形
成されたＣｕ膜１８が研磨され、平坦化が進行する。
【００３５】上述したような研磨方法によりＣｕ膜１８
の研磨を行うことで、安定して均一な電流密度分布で通
電が行われ、良好な研磨レート、研磨条件での研磨を行
うことができる。
【００３６】なお、上述した研磨方法にあっては、平坦
化能力を高めるために、図１に示すように砥粒１９を含
む電解液を使用することもできる。電解液に砥粒を混入
してワイピングを行うことにより、より効率良く銅錯体
を基板１７から脱離させて基板１７表面を平坦化するこ
とができる。
【００３７】また、ワイピングは、研磨パッド１４自体
を回転等、駆動させながら行われるが、ワイピング時に
は、基板１１もパッドの駆動方向とは逆方向に回転する
ようにしても良い。
【００３８】そして、本発明においては、上記のように
して電解研磨を行う際に研磨パッド１４として硬質パッ
ドを用いる。すなわち、本発明では、低圧研磨という観
点から研磨パッドに硬質なものを使用することにより、
より精度の高い研磨、平坦化を実現することができる。
【００３９】従来のＣｕ ＣＭＰ技術は、高い圧力を印
加するがために、被研磨材との追従性を持たせるために
柔らかい研磨パッドを使用し、被研磨材の面内の均一性
をあげている。そのため、ある程度の平坦性を犠牲にし
ているのが実情である。
【００４０】一方、上述したような研磨原理で基板上に
形成された金属膜を電解研磨と同時にパッドでのワイピ
ングにより平坦化する、いわゆる低圧電解研磨の場合、
電解液と電解印加電圧により未錯体化銅との密着性の弱
い銅錯体が形成される。このため、低圧電解研磨の場合
には、Ｃｕ ＣＭＰで印加する研磨圧力である４ＰＳＩ
〜７ＰＳＩ（１ＰＳＩは略７０ｇ／ｃｍ２）よりも、よ
り低圧の圧力で研磨することが可能である。そして、ポ
ーラス系の低誘電率材料を破壊する限界といわれている
１．５ＰＳＩ以下の研磨圧力でも研磨することが可能で
あり、さらにその研磨速度は、量産でも適用範囲と考え
られる研磨速度（＞５００ｎｍ／ｍｉｎ）を十分に達成
することができる。また、１．０ＰＳＩ以下の研磨圧力
でも、量産に適する研磨速度（＞５０００Ａ／ｍｉｎ）
を達成することができる。
【００４１】しかしながら、通常の低圧電解研磨は、Ｃ
ＭＰ技術を踏襲したものであり、被研磨材への追従性を
考慮して発泡ポリウレタンやスエード系等の比較的柔ら
かいパッドを用いているため、より精度の高い平坦性を
実現することは困難である。
【００４２】ここで、低圧電解研磨において研磨パッド
に着目すると、低圧電解研磨は上述したように極低圧で
の研磨が可能であるため、ＣＭＰ技術で問題となるよう
な被研磨材の面内の均一性を確保するために被研磨材と
研磨パッドの追従性を考慮する必要がない。すなわち、
低圧電解研磨においては、研磨による均一性を無視した
設計をすることが可能である。
【００４３】そこで、本発明においては、より精度の高
い研磨、平坦化を実現するために、研磨パッドとして硬
質パッドを用いる。硬質研磨パッドを用いることによ
り、Ｃｕ ＣＭＰで問題となるエロージョン、ディッシ
ング、リセス及び低誘電率材料の破壊を効果的に抑制す
ることが可能となり、より精度の高い平坦性を実現する
ことができる。
【００４４】本発明において使用可能な硬質パッドの物
性及び形態に関して、具体的な例を以下に示す。
【００４５】 ＜パッドの物性＞（常温時） 硬度 ： ショアＤ硬度で６０以上 密度 ：０．８０ｇ／ｃｍ３以上 圧縮率 ：１．０％以下 弾性回復率 ： ７０％以下 圧縮強度 ：７ｋＰａ以下（１ｍｍ厚あたり０．０１％圧縮時） ヤング率 ： １０ｋＰａ以上
【００４６】＜パッドの表面状態＞ 表面荒さ ：研磨砥粒の大きさと同程度、標準的には
０．２μｍ以下 表面形状 ：溝等の加工は任意。但し、溝を形成する
場合、溝加工部をチップサイズ３０％以下とする。ま
た、溝加工幅は５ｎｍ以下、溝高さはパッド高さの８０
％以下、または１０ｍｍ以下が好ましい。
【００４７】＜パッド形態＞ 大きさ ：チップ面積の４倍以上
【００４８】＜代表的なパッド材料＞熱可塑性樹脂（ポ
リエチレン、ポリスチレン、フッ素樹脂、ポリ塩化ビニ
ル、ポリエステル、ポリプロピレン、メタクリル樹脂、
ポリカーボネート、ポリイミド、ポリアセタール等）、
ＰＴＦＥ（ポリテトラフロロエチレン）、ＰＢＩ（ポリ
ベンゾインダソール）、ＰＥＩ（ポリアミドイミド）、
ＰＰＳ（ポリフェニレンサルファイド）、ＰＥＥＫ（ポ
リエーテルエーテルケトン）、ガイロン、超高分子ポリ
エチレン、フタロシアニン、フッ化グラファイト、二セ
レン化モリブデン、二硫化タングステン、二硫化モリブ
デンを用いることができる。また、金属系としては、Ｃ
ｕよりイオン化傾向の小さい材料、例えば、銀、パラジ
ュウム、イリジュウム、白金、金等を用いることができ
る。
【００４９】＜研磨パッド及び対向電極の構成例＞研磨
パッド１４及び対向電極１５は、例えば以下の構成例１
乃至構成例７に示す構成とすることができる。なお、図
２は、各構成例の基本的な断面構造を示した断面図であ
り、下記の構成例においては、図２において矢印Ａの方
向から見たときの平面図を示して説明する。
【００５０】構成例１ 構成例１は、図３の平面図に示すように、略リング状に
形成された研磨パッド１４ａの中に、該研磨パッド１４
ａの内径に略等しい外径を有する円盤状に形成された対
向電極１５ａを勘合させて配置した構成例である。
【００５１】構成例２ 構成例２は、図４の平面図に示すように、直方体から中
心部を略長方形に切り欠いた形状の研磨パッド１４ｂの
中に、該研磨パッド１４ｂを切り欠いた形状と略等しい
形状を有する板状に形成された対向電極１５ｂを勘合さ
せて配置した構成例である。
【００５２】構成例３ 構成例３は、図５の平面図に示すように、略円盤状に形
成された対向電極１５ｃの外周部に、該対向電極１５ｃ
よりも遙かに小さな直径を有する略円盤状に形成された
研磨パッド１４ｃを、対向電極１５ｃの外周に接するよ
うに略均等に配置した構成例である。
【００５３】構成例４ 構成例４は、図６の平面図に示すように、直方体から中
心部を略円形に切り欠いた形状の研磨パッド１４ｄの中
に、該研磨パッド１４ｄを切り欠いた形状と略等しい形
状を有する円盤状に形成された対向電極１５ｄを勘合さ
せて配置した構成例である。
【００５４】構成例５ 構成例５は、図７の平面図に示すように、略円盤状に形
成された対向電極１５ｅの主面上の中心部及び外周部
に、該対向電極１５ｅよりも遙かに小さな直径を有する
円盤状に形成された研磨パッド１４ｅを略均等に配置し
た構成例である。
【００５５】構成例６ 構成例６は、図８の平面図に示すように、略円盤状に形
成された対向電極１５ｆの横に略直方体状に形成された
研磨パッド１４ｆを対向電極１５ｆから離間させて独立
して配置した構成例である。
【００５６】構成例７ 構成例７は、図９の平面図に示すように、略円盤状に形
成された対向電極１５ｇの外周近傍に、該対向電極１５
よりも遙かに小さな直径を有する円盤状に形成された研
磨パッド１４ｇを配置し、該研磨パッド１４ｇがローテ
ーションしながら電極範囲を移動する構成例である。
【００５７】本発明においては、上述したような硬質パ
ッドを研磨パッドとして用いることにより、Ｃｕ ＣＭ
Ｐで問題となるエロージョン、ディッシング、リセス及
び低誘電率材料の破壊を防止することが可能となり、以
下のような効果を得ることができる。
【００５８】まず、本発明によれば、従来の方法と比較
してより精度の高い平坦性を実現することができるた
め、半導体デバイスの平坦性向上を図ることが可能であ
り、リソグラフィーによる加工精度の向上、配線層数の
増加におけるインテグレーション時に発生する不良(配
線短絡等)の低減において有効な効果を得ることができ
る。そして、これらの効果により、半導体量産プロセス
時において、歩留まりの向上を実現することができる。
【００５９】すなわち、本発明によればＣｕ ＣＭＰに
よる平坦化で発生するエロージョン、ディッシング、リ
セス、層間絶縁膜の破壊等の欠陥の発生がなくなるた
め、所定の半導体ウエハから、より多くの良品チップを
作製することができ、半導体ウエハの歩留まりを向上さ
せることができる。その結果、チップ単価が実質的にな
上昇した、付加価値の高い製品の作製が可能となる。ま
た、上記歩留まりの向上は、不良品チップの廃棄を抑制
するものであり、環境的にも付加価値が高いものであ
る。
【００６０】また、本発明によれば、配線高さを設計ど
おりに精度よく加工することが可能になる。このため、
設計範囲を越える電流密度が配線部に流れることがない
ため、エレクトロマイグレーション（ＥＭ）耐性が劣化
することがなく、配線の信頼性を確保することができ
る。
【００６１】すなわち、Ｃｕ ＣＭＰによる平坦化では
エロージョン等により、配線形状がデバイス設計と大き
く異なり、設計されたデバイス特性及び信頼性を確保す
ることができないが、本発明を適用することにより、配
線形状はデバイス設計値とほぼ同等の形状に形成するこ
とが可能となるため、デバイス特性及び信頼性ともに確
保することが可能である。
【００６２】また、本発明によれば、配線遅延回避のた
めの低誘電率材料の適用が可能となり、高速デバイスの
開発・量産が可能になる。これに伴い、高付加価値の付
与できる製品設計が可能になる。すなわち、本発明によ
れば、半導体デバイスの高速化に伴う低誘電率膜の層間
絶縁膜の適用が可能であり、低誘電率膜を適用していな
いデバイスに対して、差別化を図ることができる。
【００６３】さらには、デザインルールにおいて、従来
のような禁則ルールを設定する必要がなくなるので、自
由度の高い設計が可能になる。すなわち、Ｃｕ ＣＭＰ
によるＣｕ平坦化を行う場合には、平坦化後の形状変化
を考慮したデバイス設計をする必要があったが、本発明
の研磨によるＣｕ平坦化を適用することにより、デバイ
ス設計どおりの形状に加工することが可能となるため、
マージンレスの設計が可能となる。これに伴い、設計の
自由度が高くなるとともに、余分な付加設計が不要とな
る。
【００６４】そして、研磨パッドに硬質なパッドを用い
ることにより、研磨パッド１４自体の消耗が少なくな
る。これにより、消耗品である研磨パッド１４の寿命が
長くなるため、製造コストの低減を図ることができる。
【００６５】次に、上述した研磨方法を半導体装置の製
造方法に適用した場合について、半導体装置のダマシン
法による銅配線形成プロセスに適用した場合を例に説明
する。
【００６６】まず、図１０に示すように、例えば、図示
しない不純物拡散領域が適宜形成されているシリコン等
のウエハ基板１０１上に、例えば酸化シリコンからなる
層間絶縁膜１０２を、例えば減圧ＣＶＤ（Chemical Vap
or Deposition）法により形成する。層間絶縁膜１０２
としては、ＣＶＤ法により形成されるＴＥＯＳ（tetra
ethyl ortho silicate）膜やシリコン窒化膜の他、いわ
ゆるＬｏｗ−ｋ（低誘電率膜）材料等を用いることがで
きる。ここで、低誘電率絶縁膜としては、ＳｉＦ、Ｓｉ
ＯＣＨ、ポリアリールエーテル、ポーラスシリカ、ポリ
イミド等がある。
【００６７】次に、図１１に示すように、ウエハ基板１
０１の不純物拡散領域に通じるコンタクトホールＣＨ、
およびウエハ基板１０１の不純物拡散領域と電気的に接
続される所定のパターンの配線が形成される配線溝Ｍを
公知のフォトリソグラフィー技術およびエッチング技術
を用いて形成する。
【００６８】次に、図１２に示すように、バリヤ膜１０
３を層間絶縁膜１０２の表面、コンタクトホールＣＨお
よび配線溝Ｍ内に形成する。このバリヤ膜１０３は、例
えば、Ｔａ、Ｔｉ、ＴａＮ、ＴｉＮ等の材料を公知のス
パッタ法により形成する。バリヤ膜１０３は、配線を構
成する材料が銅で層間絶縁膜１０２が酸化シリコンで構
成されている場合には、銅は酸化シリコンへの拡散係数
が大きく、酸化されやすいため、これを防止するために
設けられる。
【００６９】次に、図１３に示すように、バリヤ膜１０
３上に、銅を公知のスパッタ法により所定の膜厚で堆積
させ、シード膜１０４を形成する。シード膜１０４は、
銅を配線溝ＭおよびコンタクトホールＣＨ内に埋め込ん
だ際に、銅グレインの成長を促すために形成する。
【００７０】次に、図１４に示すように、コンタクトホ
ールＣＨおよび配線溝Ｍを銅で埋め込むように、Ｃｕ膜
１０５を形成する。Ｃｕ膜１０５は、例えば、メッキ
法、ＣＶＤ法、スパッタ法等により形成する。なお、シ
ード膜１０４はＣｕ膜１０５と一体化する。Ｃｕ膜１０
５の表面には、コンタクトホールＣＨおよび配線溝Ｍの
埋め込みによって生じた、余分なＣｕ膜１０５によって
凹凸が形成されている。
【００７１】次に、層間絶縁膜１０２上の余分なＣｕ膜
１０５を研磨により除去し、平坦化する。すなわち、上
述したＣｕ膜１０５が形成されたウエハ基板１０１に対
して研磨工程が行われるが、この研磨工程では上述した
電解研磨及び研磨パッドによるワイピングを同時に行う
研磨を行う。すなわち、図１５に示すようにＣｕ膜１０
５と対向電極１０６とを電解液Ｅ中で対向配置した状態
で、図１６に示すようにＣｕ膜１０５を陽極として通電
し、電解電流を流して電解研磨を行うことによりＣｕ膜
１０５表面を陽極酸化させ、銅錯体１０７からなる変質
層を形成する。同時に、図１７に示すように、所定圧
力、具体的には２ＰＳＩ（１ＰＳＩは略７０ｇ／ｃ
ｍ２）以下の圧力で研磨パッド１０８を押し付け、且つ
摺動させてワイピングを行い、銅錯体１０７からなる変
質層を除去し、図１８に示すようにＣｕ膜１０５の下地
銅１０５ａを露出させる。ここで、研磨パッド１０８に
は、上述したような硬質パッドを用いる。
【００７２】この研磨パッド１０８によるワイピングで
は、Ｃｕ膜１０５の凸部の変質層のみが除去され、凹部
の変質層はそのまま残存する。そして、電解研磨を進行
させて下地銅１０５ａをさらに陽極酸化させる。このと
き、Ｃｕ膜１０５の凹部には、上述したように銅錯体１
０７からなる変質層が残存しているため、電解研磨が進
行せず、その結果Ｃｕ膜１０５の凸部のみが研磨されこ
とになる。このように、電解研磨による変質層の形成
と、ワイピングによる変質層の除去とを繰り返し行うこ
とによってＣｕ膜１０５が平坦化され、配線溝Ｍ及びコ
ンタクトホールＣＨ内にＣｕ配線が形成される。
【００７３】半導体装置は、上述した研磨工程の後に、
バリヤ膜１０３の研磨及び洗浄が行われ、Ｃｕ配線が形
成されたウエハ基板１０１上にキャップ膜が形成され
る。そして、上述した層間絶縁膜１０２の形成（図１０
にて図示）からキャップ膜の形成までの各工程を繰り返
すことにより多層配線が形成される。
【００７４】上述したように、半導体装置の製造工程中
に電解研磨とワイピングとを行う研磨方法を行うこと
で、安定して均一な電流密度分布で通電され、良好な研
磨レート、研磨条件で研磨終点まで進行する電解研磨に
よってＣｕ膜１０５の平坦化が図られるため、Ｃｕ残り
やオーバー研磨等の発生が防止される。したがって、Ｃ
ｕ配線のショートやオープン等の発生を抑制することが
できるとともに、平滑で配線電気抵抗が安定した面を形
成することができる。
【００７５】また、変質層のワイピングは、ＣＭＰに比
して大幅に低い押し付け圧力で、具体的にはポーラスシ
リカ等の低誘電率材料により形成された強度の低い層間
絶縁膜１０２の破壊圧力よりも低い押し付け圧力、例え
ば２ＰＳＩ以下の圧力で行われるため、剥離、クラック
等の層間絶縁膜１０２の破壊が防止される。
【００７６】また、上述した半導体装置の製造方法にあ
っては、平坦化能力を高めるために、上述した研磨工程
中で、砥粒を含む電解液を用いることもできる。
【００７７】なお、半導体装置の製造における研磨工程
に限らず、金属膜を研磨する工程を含む他のあらゆる製
造工程中に実施し得ることは勿論である。
【００７８】
【発明の効果】本発明に係る研磨方法は、金属膜が形成
された基板と対向電極とを電解液中に対向配置させ、上
記電解液を介して上記金属膜に通電するとともに、硬質
パッドで上記金属膜表面を研磨することにより上記金属
膜を研磨するものである。
【００７９】また、本発明に係る研磨装置は、基板上に
形成された金属膜を電解液中で研磨する研磨装置であっ
て、上記基板に対向配置される対向電極と、上記基板を
陽極とし上記対向電極を陰極として電圧を印可する電源
と、上記基板上を摺動して上記金属膜を研磨する硬質パ
ッドとを備えてなるものである。
【００８０】そして、本発明に係る半導体装置の製造方
法は、基板上に形成された絶縁膜に金属配線を形成する
ための配線溝を形成する工程と、上記配線溝を埋め込む
ように上記絶縁膜上に金属膜を形成する工程と、上記絶
縁膜上に形成した金属膜を研磨する工程とを有する半導
体装置の製造方法であって、上記金属膜を研磨する工程
において、上記金属膜が形成された基板と対向電極とを
電解液中に対向配置させ、上記電解液を介して上記金属
膜に通電するとともに、硬質パッドで上記金属膜表面を
研磨することにより上記金属膜を研磨するものである。
【００８１】以上のような本発明に係る研磨方法及び研
磨装置によれば、電解研磨とワイピングとの複合作用に
よって金属膜を研磨するので、従来のＣＭＰによる金属
膜の平坦化の場合に比べて、非常に効率的に金属膜の凸
部の選択的除去および平坦化が可能となる。
【００８２】そして、本発明に係る研磨装置及び研磨方
法によれば、硬質パッドを用いて十分に低い研磨圧力で
ワイピングして研磨するため、研磨した金属膜にスクラ
ッチ、ディッシング、エロージョン等が発生するのを抑
制しつつ、より精度の高い研磨を実現することができ
る。
【００８３】さらに、本発明によれば、十分に低い研磨
圧力でも十分な研磨レートが得られるため、半導体装置
の低消費電力化および高速化等の観点から誘電率を低減
するために層間絶縁膜として機械的強度が比較的低い低
誘電率膜を使用した場合にも適用可能である。
【００８４】また、上述した研磨方法を利用した本発明
に係る半導体装置の製造方法は、上述した研磨方法と同
様の効果を得ることができるため、信頼性が高く良好な
形状を有する金属配線を簡便且つ確実に形成することが
できる。
【図面の簡単な説明】
【図１】本発明に係る研磨装置の概略構成図である。
【図２】硬質パッドの基本的な構成例を示す断面図であ
る。
【図３】構成例１に係る硬質パッドと対向電極との配置
を示す平面図である。
【図４】構成例２に係る硬質パッドと対向電極との配置
を示す平面図である。
【図５】構成例３に係る硬質パッドと対向電極との配置
を示す平面図である。
【図６】構成例４に係る硬質パッドと対向電極との配置
を示す平面図である。
【図７】構成例５に係る硬質パッドと対向電極との配置
を示す平面図である。
【図８】構成例６に係る硬質パッドと対向電極との配置
を示す平面図である。
【図９】構成例７に係る硬質パッドと対向電極との配置
を示す平面図である。
【図１０】本発明に係る半導体装置の製造方法を説明す
る図であり、層間絶縁膜を形成した状態を示す要部断面
図である。
【図１１】本発明に係る半導体装置の製造方法を説明す
る図であり、配線溝及びコンタクトホールを形成した状
態を示す要部断面図である。
【図１２】本発明に係る半導体装置の製造方法を説明す
る図であり、バリヤ膜を形成した状態を示す要部断面図
である。
【図１３】本発明に係る半導体装置の製造方法を説明す
る図であり、シード膜を形成した状態を示す要部断面図
である。
【図１４】本発明に係る半導体装置の製造方法を説明す
る図であり、Ｃｕ膜を形成した状態を示す要部断面図で
ある。
【図１５】本発明に係る半導体装置の製造方法を説明す
る図であり、配線溝及びコンタクトホールを形成した状
態を示す図である。
【図１６】本発明に係る半導体装置の製造方法を説明す
る図であり、研磨工程を説明するための図である。
【図１７】本発明に係る半導体装置の製造方法を説明す
る図であり、研磨工程を説明するための図である。
【図１８】本発明に係る半導体装置の製造方法を説明す
る図であり、研磨工程を説明するための図である。
【図１９】従来のＣＭＰを用いたＣｕ配線プロセスで形
成したＣｕ配線の一例を示す要部断面図である。
【図２０】従来のＣＭＰを用いたＣｕ配線プロセスで形
成したＣｕ配線の他の例を示す要部断面図である。
【図２１】従来のＣＭＰを用いたＣｕ配線プロセスで形
成したＣｕ配線の他の例を示す要部断面図である。
【図２２】層間絶縁膜の低誘電率材料が破壊された状態
を示す図である。
【図２３】従来のＣＭＰを用いたＣｕ配線プロセスで形
成したＣｕ配線の一例を示す要部断面図である。
【符号の説明】
１１ 研磨装置 １２ 電解印加電源 １３ 定盤 １４ 研磨パッド １５ 対向電極 １６ 電解液槽 １７ 基板 １８ Ｃｕ膜 １９ 砥粒
フロントページの続き (72)発明者 佐藤 修三 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 高橋 新吾 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 駒井 尚紀 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 田井 香織 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 大鳥居 英 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 3C059 AA02 AB01 GA00 HA02

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 金属膜が形成された基板と対向電極とを
    電解液中に対向配置させ、上記電解液を介して上記金属
    膜に通電するとともに、硬質パッドで上記金属膜表面を
    研磨することにより上記金属膜を研磨することを特徴と
    する研磨方法。
  2. 【請求項２】 上記硬質パッドとしてショアＤ硬度が６
    ０以上であるパッドを用いることを特徴とする請求項１
    記載の研磨方法。
  3. 【請求項３】 上記硬質パッドとして密度が０．８０ｇ
    ／ｃｍ３以上であるパッドを用いることを特徴とする請
    求項１記載の研磨方法。
  4. 【請求項４】 上記硬質パッドとして圧縮率が１．０％
    以下であるパッドを用いることを特徴とする請求項１記
    載の研磨方法。
  5. 【請求項５】 上記硬質パッドとして弾性回復率が７０
    ％以下であるパッドを用いることを特徴とする請求項１
    記載の研磨方法。
  6. 【請求項６】 上記硬質パッドとして０．０１％圧縮時
    の１ｍｍ厚あたりの圧縮強度が７ｋＰａ以下であるパッ
    ドを用いることを特徴とする請求項１記載の研磨方法。
  7. 【請求項７】 上記硬質パッドとしてヤング率が１０ｋ
    Ｐａ以上であるパッドを用いることを特徴とする請求項
    １記載の研磨方法。
  8. 【請求項８】 上記硬質パッドで上記金属膜表面を２Ｐ
    ＳＩ以下の圧力で研磨することを特徴とする請求項１記
    載の研磨方法。
  9. 【請求項９】 基板上に形成された金属膜を電解液中で
    研磨する研磨装置であって、 上記基板に対向配置される対向電極と、 上記基板を陽極とし上記対向電極を陰極として電圧を印
    可する電源と、 上記基板上を摺動して上記金属膜を研磨する硬質パッド
    とを備えることを特徴とする研磨装置。
  10. 【請求項１０】 上記硬質パッドのショアＤ硬度が６０
    以上であることを特徴とする請求項９記載の研磨装置。
  11. 【請求項１１】 上記硬質パッドの密度が０．８０ｇ／
    ｃｍ３以上であることを特徴とする請求項９記載の研磨
    装置。
  12. 【請求項１２】 上記硬質パッドの圧縮率が１．０％以
    下であることを特徴とする請求項９載の研磨装置。
  13. 【請求項１３】 上記硬質パッドの弾性回復率が７０％
    以下であることを特徴とする請求項９記載の研磨装置。
  14. 【請求項１４】 上記硬質パッドの０．０１％圧縮時の
    １ｍｍ厚あたりの圧縮強度が７ｋＰａ以下であることを
    特徴とする請求項９記載の研磨装置。
  15. 【請求項１５】 上記硬質パッドのヤング率が１０ｋＰ
    ａ以上であることを特徴とする請求項９記載の研磨装
    置。
  16. 【請求項１６】 上記硬質パッドが上記金属膜表面を２
    ＰＳＩ以下の圧力で研磨することを特徴とする請求項９
    記載の研磨装置。
  17. 【請求項１７】 基板上に形成された絶縁膜に金属配線
    を形成するための配線溝を形成する工程と、上記配線溝
    を埋め込むように上記絶縁膜上に金属膜を形成する工程
    と、上記絶縁膜上に形成した金属膜を研磨する工程とを
    有する半導体装置の製造方法であって、 上記金属膜を研磨する工程において、上記金属膜が形成
    された基板と対向電極とを電解液中に対向配置させ、上
    記電解液を介して上記金属膜に通電するとともに、硬質
    パッドで上記金属膜表面を研磨することにより上記金属
    膜を研磨することを特徴とする半導体装置の製造方法。
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