WO2003092944A1 - Procede et systeme de polissage, et procede de fabrication d'un dispositif a semi-conducteur - Google Patents

Procede et systeme de polissage, et procede de fabrication d'un dispositif a semi-conducteur Download PDF

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WO2003092944A1
WO2003092944A1 PCT/JP2003/004696 JP0304696W WO03092944A1 WO 2003092944 A1 WO2003092944 A1 WO 2003092944A1 JP 0304696 W JP0304696 W JP 0304696W WO 03092944 A1 WO03092944 A1 WO 03092944A1
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polishing
pad
metal film
wiring
film
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PCT/JP2003/004696
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Hiroshi Horikoshi
Takeshi Nogami
Shuzo Sato
Shingo Takahashi
Naoki Komai
Kaori Tai
Hiizu Ohtorii
Original Assignee
Sony Corporation
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    • B24B53/017—Devices or means for dressing, cleaning or otherwise conditioning lapping tools
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    • C25F3/00—Electrolytic etching or polishing
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    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25F—PROCESSES FOR THE ELECTROLYTIC REMOVAL OF MATERIALS FROM OBJECTS; APPARATUS THEREFOR
    • C25F7/00—Constructional parts, or assemblies thereof, of cells for electrolytic removal of material from objects; Servicing or operating

Definitions

  • the present invention relates to a polishing method and a polishing apparatus, and a method for manufacturing a semiconductor device.
  • the wiring process has shifted from aluminum (A 1) to copper (Cu) as the wiring material, and the use of materials with lower dielectric constants for interlayer insulating films.
  • a 1 line and S I_ ⁇ 2 The reason for transition of these materials, with respect to problems of wiring delay and the like, in a layer insulating film material such as A 1 line and S I_ ⁇ 2 is because come limitations.
  • the development of semiconductor devices is progressing due to the changes described above, but with the change in materials, the semiconductor manufacturing process has also undergone major changes.
  • CMP technology is a relatively advanced technology, applied as early as the 0.5 m design rule.
  • the material to be polished is an interlayer insulating film.
  • there is a pattern dependency such as a different polishing rate at a portion having a different wiring density.
  • a phenomenon called erosion in which polishing is accelerated in a dense portion of wiring, has been a serious problem.
  • the material to be polished by the damascene method is Cu, which is a metal material. Compared with Si 2 , it is a soft and viscous material. In addition, Cu has a property that it easily reacts with an acid or an alkali contained in the slurry. Due to such properties of Cu, the Cu wiring process using CMP has the following problems.
  • Dishing is a phenomenon in which a wide wiring part having a width of 30 m or more is polished at an accelerated rate, and its wiring shape is concave as shown in Fig. 20. Shape. Dicing proceeds at an accelerated rate due to an increase in polishing pressure and deformation of the polishing pad. Polishing with a low load is effective in suppressing dicing. However, in the case of polishing with a low load, the polishing rate is reduced, making it impossible to adapt to mass production processes.
  • the wiring (Cu) recess is a state in which the wiring Cu is not buried to the height of the interlayer insulating film in the wiring groove or hole formed by the interlayer insulating film as shown in FIG. . Therefore, the erosion and dishing described above are also part of the recess. Erosion and dating largely depend on the polishing pressure, but Cu is recessed (etched) by chemical etching with the acid or alkali that constitutes the slurry. As mentioned above, erosion and dating are caused by increasing the pressure. Therefore, when applying to mass production processes, it is necessary to consider improving the chemical reaction rate to increase the polishing rate. However, as an adverse effect, etching by chemical attack of Cu develops into recess formation.
  • the thickness of the wiring portion is reduced due to erosion, dishing, recess, and the like, and the flattening is deteriorated.
  • a current density higher than the designed value is applied to the wiring, so that, for example, the electrification tolerance (EM) resistance is degraded and the wiring reliability is greatly reduced. Will be given.
  • non-planar shapes such as erosion induce poor pattern formation.
  • D ⁇ F DepthofFocus, depth of focus
  • the absolute steps are emphasized as the number of wiring layers increases. For example, in the case of a layout in which steps are stacked, the steps are added to the dents, and the absolute steps become large. Since the increase in the level difference corresponds to the groove of the interlayer insulating film, Cu remains in the level difference portion during the Cu CMP, which causes a wiring short-circuit of the semiconductor device as shown in FIG. This is a fatal flaw.
  • the low dielectric constant material is a fragile material, the low dielectric constant material is destroyed by the weight applied by CMP, Fatal damage.
  • the Cu polishing method which performs electropolishing at low pressure or free of pressure, has been developed as a polishing and flattening method that can respond to low dielectric constant materials.
  • This is a technology for flattening Cu by changing the surface to a modified layer that is easy to polish or a modified layer that dissolves without polishing.
  • low-pressure electropolishing technology still has many hard forms that are an extension of CMP, and low-pressure polishing has not yet been realized to solve the above-mentioned problems.
  • the present invention has been made in view of the above-described conventional circumstances.
  • the metal film is flattened by polishing, the excess metal film can be easily and efficiently removed and highly accurate polishing can be performed. It is an object to provide a method and a polishing apparatus. It is another object of the present invention to provide a method for manufacturing a semiconductor device using the same. Disclosure of the invention
  • a polishing method that achieves the above object is to dispose a substrate on which a metal film is formed and a counter electrode in an electrolytic solution so as to energize the metal film via the electrolytic solution, The metal film is polished by polishing the film surface.
  • the metal film is polished with a hard pad at a pressure significantly lower than that of the CMP, thereby preventing excessive polishing of the metal film to prevent erosion, dating, Shape defects such as recesses can be prevented from occurring. Further, since the pressure on the substrate can be reduced, problems such as destruction of fragile materials do not occur. Therefore, more accurate polishing can be realized.
  • a polishing apparatus for polishing a metal film formed on a substrate in an electrolytic solution, comprising: a counter electrode arranged to face the substrate; And a power supply for applying a voltage using the counter electrode as a cathode, and a hard pad for driving the substrate to polish the metal film.
  • the polishing apparatus configured as described above uses a hard pad as a polishing pad and polishes a metal film at a significantly lower pressure than CMP. This can prevent the metal film from being excessively polished and prevent the occurrence of shape defects such as erosion, dishing, and recess. In addition, since the pressure on the substrate can be reduced, problems such as destruction of fragile materials do not occur. Therefore, more accurate polishing can be realized.
  • a method of manufacturing a semiconductor device for achieving the above object includes a step of forming a wiring groove for forming a metal wiring in an insulating film formed on a substrate, and a method of burying the wiring groove.
  • a method of manufacturing a semiconductor device comprising: a step of forming a metal film on an insulating film; and a step of polishing the metal film formed on the insulating film, wherein the metal film is formed in the step of polishing the metal film.
  • the metal film is polished by arranging a substrate and a counter electrode in an electrolytic solution so as to conduct electricity to the metal film via the electrolytic solution and polishing the metal film surface with a hard pad. It is.
  • the metal film formed on the insulating film is polished at a significantly lower pressure compared to the conventional CMP using a hard pad. By doing so, excessive polishing of the metal film can be prevented. As a result, it is possible to prevent the occurrence of shape defects such as erosion, dating, and recess. In addition, since the pressure on the substrate can be reduced, problems such as destruction of fragile materials do not occur. Therefore, more accurate polishing can be realized, and a metal wiring having a good shape can be formed.
  • FIG. 1 is a schematic configuration diagram of a polishing apparatus according to the present invention.
  • FIG. 2 is a cross-sectional view showing a basic configuration example of a hard pad.
  • FIG. 3 is a plan view showing an arrangement of a hard pad and a counter electrode according to Configuration Example 1.
  • FIG. 4 is a plan view showing an arrangement of a hard pad and a counter electrode according to Configuration Example 2.
  • FIG. 5 is a plan view showing the arrangement of a hard pad and a counter electrode according to Configuration Example 3.
  • FIG. 6 is a plan view showing the arrangement of a hard pad and a counter electrode according to Configuration Example 4.
  • FIG. 7 is a plan view showing the arrangement of a hard pad and a counter electrode according to Configuration Example 5.
  • FIG. 8 is a plan view showing an arrangement of a hard pad and a counter electrode according to Configuration Example 6.
  • FIG. 9 is a plan view showing an arrangement of a hard pad and a counter electrode according to Configuration Example 7.
  • FIG. 10 is a diagram illustrating a method for manufacturing a semiconductor device according to the present invention, and is a cross-sectional view of a main part showing a state where an interlayer insulating film is formed.
  • FIG. 11 is a diagram illustrating a method for manufacturing a semiconductor device according to the present invention, and is a cross-sectional view of relevant parts showing a state in which wiring grooves and contact holes have been formed.
  • FIG. 12 is a diagram illustrating a method for manufacturing a semiconductor device according to the present invention, and is a cross-sectional view of a principal part showing a state where a barrier film is formed.
  • FIG. 13 is a diagram illustrating a method for manufacturing a semiconductor device according to the present invention, and is a cross-sectional view of a main part showing a state where a shield film is formed.
  • FIG. 14 is a diagram illustrating a method for manufacturing a semiconductor device according to the present invention, and is a cross-sectional view of a main part showing a state where a Cu film is formed.
  • FIG. 15 is a diagram for explaining a method of manufacturing a semiconductor device according to the present invention, and is a diagram showing a state in which wiring grooves and contact holes are formed.
  • FIG. 16 is a diagram for explaining a method of manufacturing a semiconductor device according to the present invention and is a diagram for explaining a polishing step.
  • FIG. 17 is a diagram for explaining a method of manufacturing a semiconductor device according to the present invention and is a diagram for explaining a polishing step.
  • FIG. 18 is a diagram for explaining a method of manufacturing a semiconductor device according to the present invention and is a diagram for explaining a polishing step.
  • FIG. 19 is a cross-sectional view of an essential part showing an example of a Cu wiring formed by a conventional Cu wiring process using a CMP.
  • FIG. 20 is a principal part cutaway view showing another example of a Cu wiring formed by a conventional Cu wiring process using a CMP.
  • FIG. 21 is a cross-sectional view of a principal part showing another example of a Cu wiring formed by a conventional Cu wiring process using a CMP.
  • FIG. 22 is a diagram showing a state in which the low dielectric constant material of the interlayer insulating film has been destroyed.
  • FIG. 23 is a cross-sectional view of a main part showing an example of a Cu wiring formed by a conventional Cu wiring process using a CMP.
  • the substrate on which the metal film is formed and the counter electrode are arranged to face each other in the electrolytic solution, and the metal film is energized via the electrolytic solution.
  • the feature is that the metal film is polished by polishing the surface of the metal film with a quality pad.
  • a polishing apparatus is a polishing apparatus for polishing a metal film formed on a substrate in an electrolytic solution, wherein the opposing electrode is disposed to face the substrate, and the opposing electrode is formed by using the substrate as an anode. It is characterized by comprising a power supply for applying a voltage as a cathode, and a hard pad for polishing a metal film by sliding on a substrate.
  • the method of manufacturing a semiconductor device includes a step of forming a wiring groove for forming a metal wiring in the insulating film formed on the substrate; and a step of forming the metal film on the insulating film so as to fill the wiring groove.
  • a method of manufacturing a semiconductor device comprising: forming a metal film formed on an insulating film, and polishing the metal film on the insulating film. Are arranged opposite to each other in an electrolytic solution, a current is supplied to the metal film via the electrolytic solution, and the metal film is polished by polishing the surface of the metal film with a hard pad.
  • the present invention is used for flattening Cu wiring in a semiconductor wiring process, that is, a case where a metal film formed on a substrate is a Cu film.
  • a metal film formed on a substrate is a Cu film.
  • the problem when the Cu film formed on the substrate is polished and flattened by the conventional Cu CMP is described.
  • the Cu film formed on the substrate is polished and flattened by Cu CMP, the following problems occur. That is, if the Cu film is polished and flattened by Cu CMP, process defects such as erosion, dating, wiring recesses, and destruction of the interlayer insulating film occur, leading to significant defects in semiconductor devices.
  • the wiring life of the eroded wiring will be about 1 times that of the designed wiring life. / 3.
  • the interlayer insulating film (wiring height) and the wiring width between the wirings are going to be reduced in thickness and reduced in size, and the electromigration (EM) is further accelerated.
  • EM electromigration
  • wiring formation defects such as erosion may cause short-circuiting between wirings (wiring short-circuit) during integration, and peeling (breakdown) of an interlayer insulating film may occur in a Cu CMP damascene process.
  • These defects for example, when manufacturing a semiconductor device, have a great effect on the function yield of a semiconductor chip, resulting in a situation where a good chip cannot be secured. This significantly degrades the productivity of the semiconductor chip and causes a great deal of damage.
  • FIG. 1 is a schematic configuration diagram of a polishing apparatus 11 according to the present invention. As shown in FIG. 1, the polishing apparatus 11 holds an unillustrated substrate holding substrate 17 having a Cu film 18 formed on the surface thereof in an electrolytic solution tank 16 in which an electrolytic solution E is stored. It is arranged while being held by a member.
  • a plate 13 formed into a substantially disk shape and serving as a holding member for the polishing pad 14 and the counter electrode (cathode) 15 is opposed to each other. It is located.
  • the polishing pad 14 is fixed and held on the substrate 17 side of the platen 13.
  • the platen 13 can be moved up and down by moving means (not shown), that is, in a direction approaching or leaving the substrate 17 in parallel.
  • the platen 13 is rotatable around the central axis of the platen 13 by a rotating means (not shown).
  • a counter electrode (cathode) 15 is fixedly disposed at a position on the inner diameter side of the surface plate 13.
  • the substrate 17 and the counter electrode 15 are connected to an electrolysis applying power source 12 connected to both of them.
  • a polishing method for polishing the Cu film 18 formed on the substrate 17 using such a polishing apparatus 11 will be described below.
  • a substrate 17 to be polished is placed in an electrolytic solution tank 16 filled with the electrolytic solution E. Then, using the substrate 17 as an anode, an electrolytic voltage is applied between the substrate 17 and the counter electrode 15 through the electrolytic solution E to flow an electrolytic current, and the Cu film 18 is energized. As a result, the surface of the Cu film 18 that is subjected to an electrolytic action as an anode is anodized, and a copper oxide film (CuO) is formed on the surface.
  • CuO copper oxide film
  • the copper oxide reacts with the copper complex-forming agent contained in the electrolytic solution E, that is, when a copper complex is formed, the high electrical resistance layer, the insoluble complex film, the passive state in t such that altered layer such as coating is formed in C u film 1 8 surface, accelerating the copper complex rate by applying a voltage between the substrate 1 7 and the counter electrode by electrolytic application power source 1 2 be able to.
  • the polishing method of the present invention the surface of the Cu film 18 is wiped by the polishing pad 14 simultaneously with the above-described electrolytic polishing.
  • This wiping is performed by pressing the polishing pad 14 against the surface of the anodized Cu film 18 with a predetermined pressure and sliding the polishing pad 14 on the surface of the convex portion of the Cu film 18 having irregularities.
  • the layer coating is removed to expose the underlying Cu, and the exposed Cu is re-electrolyzed.
  • uncomplexed copper the adhesion between the copper complex and uncomplexed copper (hereinafter referred to as uncomplexed copper) is very weak, and the copper complex contains the electrolytic solution in the electrolytic solution tank 16. Due to the convection of E, uncomplexed copper, that is, uncomplexed copper on the substrate 17 is released and floats in the electrolytic solution E. However, the rate of desorption of the copper complex from the uncomplexed copper is slow only by the convection of the electrolyte solution E, so that the copper plate was attached to the platen 13 on the substrate 17 in order to increase the desorption rate for removing the copper complex.
  • the resulting polishing pad 14 is pressed and slid, and the surface of the Cu film 18 is wiped.
  • the platen 13 is pressed against the surface of the Cu film 18 with a predetermined pressure, and is rotated about a central axis of the platen 13 in a plane parallel to the substrate 17.
  • the term “wiving” in the present invention includes a rubbing function, a scraping function, and a wiping function.
  • the Cu film 18 formed on the substrate 17 is polished, and flattening proceeds.
  • the Cu film 18 is polished by the above-described polishing method, current is supplied stably with a uniform current density distribution, and polishing can be performed at a good polishing rate and under good polishing conditions.
  • an electrolytic solution containing abrasive grains 19 can be used as shown in FIG. 1 in order to enhance the planarization ability.
  • the copper complex can be more efficiently desorbed from the substrate 17 and the surface of the substrate 17 can be flattened.
  • the wiping is performed while the polishing pad 14 itself is being driven, for example, by rotating it. During the wiping, the substrate 11 may be rotated in the direction opposite to the driving direction of the pad.
  • a hard pad is used as the polishing pad 14 when performing the electropolishing as described above. That is, in the present invention, by using a hard polishing pad from the viewpoint of low-pressure polishing, more accurate polishing and flattening can be realized.
  • the conventional Cu CMP technology uses a soft polishing pad to apply a high pressure and follows the material to be polished, thereby improving the in-plane uniformity of the material to be polished. Therefore, the fact is that some flatness is sacrificed.
  • polishing in the case of so-called low-pressure electrolytic polishing, in which the metal film formed on the substrate is flattened by wiping with a pad at the same time as electrolytic polishing, the uncomplexed copper Forms a copper complex with low adhesion to For this reason, in the case of low-pressure electropolishing, polishing can be performed at a lower pressure than the polishing pressure applied by Cu CMP, which is 4 PSI to 7 PSI (IPSI is approximately 70 g / cm 2 ). It is possible. Polishing is possible even at a polishing pressure of 1.5 PSI or less, which is said to be the limit at which porous low dielectric constant materials are destroyed.Furthermore, the polishing speed is considered to be applicable to mass production. The required polishing rate (> 500 nm Zmin) can be sufficiently achieved. Also, 1. Polishing pressure below OPSI Even with force, a polishing rate suitable for mass production (> 500 OA / min) can be achieved.
  • low-pressure electropolishing can be polished at an extremely low pressure as described above. There is no need to consider the ability of the workpiece to be polished and the polishing pad in order to ensure the performance. That is, in low-pressure electropolishing, it is possible to make a design that ignores uniformity due to polishing. Therefore, in the present invention, a hard pad is used as the polishing pad in order to realize more accurate polishing and flattening. By using a hard polishing pad, it is possible to effectively suppress erosion, dating recesses, and destruction of low dielectric constant materials, which are problems in Cu CMP, and achieve more accurate flatness. Can be.
  • the groove width is preferably 5 nm or less, and the groove height is preferably 80% or less of the pad height or 10 mm or less.
  • Thermoplastic resin polyethylene, polystyrene, fluororesin, polyvinyl chloride, polyester, polypropylene, methacrylic resin, polycarbonate, polyimide, polyacetate, etc.
  • PTFE polytetrafluoroethylene
  • PBI polybenzoindazole
  • PEI Polyamide imide
  • PPS Polyphenylene sulfide
  • PEEK Polyethylene terketone
  • Gailon Ultra high molecular weight polyethylene, Futaguchi cyanine, Graphite fluoride, Molybdenum diselenide, Tandane disulfide, Molybdenum disulfide
  • a material having a lower ionization tendency than Cu for example, silver, palladium, iridium, platinum, gold, or the like can be used.
  • FIG. 2 is a cross-sectional view showing a basic cross-sectional structure of each configuration example. In the following configuration example, a plan view when viewed from the direction of arrow A in FIG. 2 will be described. I do.
  • an outer diameter substantially equal to the inner diameter of the polishing pad 14a is set in the polishing pad 14a formed in a substantially ring shape.
  • the polishing pad 14 b in which the center is cut out in a substantially rectangular shape from a rectangular parallelepiped has a shape in which the polishing pad 14 b is cut out.
  • a substantially disk-shaped counter electrode 15c has an outer peripheral portion having a diameter much smaller than that of the counter electrode 15c.
  • polishing pads 14c formed in a disk shape are substantially evenly arranged so as to be in contact with the outer periphery of the counter electrode 15c.
  • the configuration example 4 has a shape in which the polishing pad 14 d is cut out in a polishing pad 14 d in which the center is cut out in a substantially circular shape from a rectangular parallelepiped.
  • This is a configuration example in which a counter electrode 15d formed in a disk shape having a shape substantially the same as that of FIG.
  • the configuration example 5 has a substantially disk-shaped counter electrode 15 e at the center and outer periphery on the main surface of the counter electrode 15 e, far more than the counter electrode 15 e.
  • the configuration example 7 has a disk having a diameter much smaller than that of the counter electrode 15 g near the outer periphery of the counter electrode 15 g formed in a substantially disk shape.
  • This is a configuration example in which a polishing pad 14 g formed in a shape is arranged, and the polishing pad 14 g moves in an electrode range while rotating.
  • the hard pad as described above as a polishing pad, it becomes possible to prevent erosion, dating, recess, and destruction of low dielectric constant materials, which are problems in Cu CMP, The following effects can be obtained.
  • flatness with higher accuracy can be realized as compared with the conventional method, so that the flatness of a semiconductor device can be improved, and the processing accuracy by lithography can be improved.
  • an effective effect can be obtained in reducing defects (wiring short-circuits, etc.) generated during integration due to an increase in the number of wiring layers.
  • defects such as erosion, dicing, recess, and destruction of an interlayer insulating film, which are generated by planarization by C II CMP, are eliminated, so that more good chips can be obtained from a given semiconductor wafer. It can be manufactured, and the yield of semiconductor wafers can be improved. As a result, it is possible to manufacture high value-added products in which the chip unit price has risen substantially. Further, the above-mentioned improvement in yield suppresses discarding of defective chips, and is of high environmental value.
  • the present invention it is possible to accurately process the wiring height as designed. As a result, a current density exceeding the design range Therefore, the reliability of the wiring can be ensured without deteriorating the ejection port migration (EM) resistance.
  • EM ejection port migration
  • the wiring shape is significantly different from the device design due to erosion or the like, and the designed device characteristics and reliability cannot be secured.
  • the wiring shape can be improved. Since it can be formed into a shape almost equivalent to the device design value, it is possible to secure both device characteristics and reliability.
  • the present invention it is possible to apply a low dielectric constant material for avoiding wiring delay, and it is possible to develop and mass-produce high-speed devices. Along with this, it becomes possible to design products that can add high added value. That is, according to the present invention, it is possible to apply an interlayer insulating film of a low dielectric constant film with the speeding up of a semiconductor device, and to differentiate from a device not using a low dielectric constant film. be able to.
  • the consumption of the polishing pad 14 itself is reduced.
  • the life of the consumable polishing pad 14 is prolonged, and the manufacturing cost can be reduced.
  • an interlayer insulating film 102 made of, for example, silicon oxide is formed on a wafer substrate 101 made of silicon or the like on which an impurity diffusion region (not shown) is appropriately formed. It is formed by low pressure CVD (Chemical Vapor Deposition). TEOS (tetraethyl ortho) formed by a CVD method is used as the interlayer insulating film 102.
  • a so-called low-k (low dielectric constant film) material can be used.
  • the low dielectric constant insulating film there are SiF, SiOCH, polyarylether, porous silica, polyimide and the like.
  • the wiring groove M in which is formed is formed by using a known photolithography technique and etching technique.
  • a barrier film 103 is formed on the surface of the interlayer insulating film 102, in the contact hole CH, and in the wiring groove M.
  • the barrier film 103 is formed of, for example, a material such as Ta, Ti, TaN, or TiN by a known sputtering method.
  • the material constituting the barrier film 103 is copper and the interlayer insulating film 102 is composed of silicon oxide, copper has a large diffusion coefficient into silicon oxide and is easily oxidized. It is provided to prevent this.
  • a Cu film 105 is formed so as to fill the contact hole CH and the wiring groove M with copper.
  • the ⁇ 1! Film 105 is formed by, for example, a plating method, a CVD method, a sputtering method, or the like.
  • the seed film 104 is integrated with the Cu film 105. Irregularities are formed on the surface of the Cu film 105 by the extra Cu film 105 generated by filling the contact hole CH and the wiring groove M.
  • the extra Cu film 105 on the interlayer insulating film 102 is removed by polishing. That is, a polishing step is performed on the wafer substrate 101 on which the above-described Cu film 105 is formed.
  • the above-described polishing is performed by simultaneously performing the electrolytic polishing and the wiping by the polishing pad. That is, with the Cu film 105 and the counter electrode 106 facing each other in the electrolytic solution E as shown in FIG. 15, the Cu film 10 as shown in FIG.
  • the surface of the Cu film 105 is anodically oxidized by applying an electric current to the anode 5 and flowing an electrolytic current to carry out electrolytic polishing, thereby forming an altered layer composed of the copper complex 107.
  • the polishing pad 108 is pressed at a predetermined pressure, specifically, a pressure of 2 PSI (IPSI is approximately 70 g / cm 2 ) or less, and is slid to perform wiping. Then, the altered layer made of the copper complex 107 is removed, and the underlying copper 105 a of the Cu film 105 is exposed as shown in FIG.
  • the hard pad as described above is used as the polishing pad 108.
  • a multilayer wiring is formed by repeating the respective steps from the above-described formation of the interlayer insulating film 102 (shown in FIG. 10) to the formation of the cap film.
  • the Cu film 105 Since the Cu film 105 is flattened, occurrence of Cu residue, over-polishing, and the like are prevented. Therefore, it is possible to suppress the occurrence of short circuit and open circuit of the Cu wiring, and to form a smooth surface with stable wiring electric resistance.
  • the wiping of the deteriorated layer is performed at a pressure much lower than that of the CMP, specifically, the destruction of the low-strength interlayer insulating film 102 formed of a low dielectric constant material such as porous silica. Pressing pressure lower than pressure, for example
  • an electrolytic solution containing abrasive grains can be used in the above-mentioned polishing step in order to enhance the planarization ability.
  • the present invention is not limited to the polishing step in the manufacture of a semiconductor device, but can be carried out during any other manufacturing steps including the step of polishing a metal film.
  • the substrate on which the metal film is formed and the counter electrode are arranged to face each other in the electrolyte, and the metal film is energized via the electrolyte.
  • the metal film is polished by polishing the surface of the metal film with a hard pad.
  • the polishing apparatus is a polishing apparatus for polishing a metal film formed on a substrate in an electrolytic solution, wherein the opposing electrode disposed opposite to the substrate and the opposing electrode using the substrate as an anode.
  • the method of manufacturing a semiconductor device includes a step of forming a wiring groove for forming a metal wiring in an insulating film formed on a substrate; and a step of forming a metal groove on the insulating film so as to fill the wiring groove.
  • a method for manufacturing a semiconductor device comprising: a step of forming a film; and a step of polishing a metal film formed on the insulating film, wherein the step of polishing the metal film includes the steps of: The metal film is polished by disposing an opposing electrode in an electrolytic solution, energizing the metal film through the electrolytic solution, and polishing the surface of the metal film with a hard pad.
  • the metal film is polished by the combined action of the electrolytic polishing and the wiving. Efficient selective removal and flattening of the protrusions of the metal film are possible.
  • the polishing apparatus and the polishing method of the present invention since the hard pad is used for wiping and polishing at a sufficiently low polishing pressure, scratches, dating, erosion, and the like are generated in the polished metal film. It is possible to realize more accurate polishing while suppressing the occurrence of polishing.
  • a sufficient polishing rate can be obtained even with a sufficiently low polishing pressure, and therefore, from the viewpoints of low power consumption and high speed of the semiconductor device.
  • the present invention can be applied to a case where a low dielectric constant film having relatively low mechanical strength is used as an interlayer insulating film in order to reduce a dielectric constant.
  • the method for manufacturing a semiconductor device according to the present invention using the above-described polishing method can obtain the same effect as the above-described polishing method, so that a metal wiring having high reliability and a good shape can be easily and simply formed. It can be formed reliably.

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Description

明細 : 研磨方法および研磨装置、 並びに半導体装置の製造方法 技術分野
本発明は研磨方法および研磨装置、 並びに半導体装置の製造方法に関 する。 背景技術
半導体のデザインルールの縮小化に伴い、 配線工程においては、 配線 材料のアルミニウム （A 1 ) から銅 （C u) への移行、 層間絶縁膜のよ り誘電率の低い材料の適用、 という動きが一般的である。 これら材料の 変遷の理由は、 配線遅延等の課題に対して、 A 1配線や S i〇2等の層 間絶縁膜材料では限界がきているからである。 材料的には、 以上のよう な変遷で半導体デバイスの開発が進んでいるが、 その材料の変更に伴い. 半導体製造プロセスも大きな変遷がある。
たとえば、 C uを配線材料として適用する場合、 A 1配線世代で広く 適用されてきた配線のドライエッチングが C uという腐食に弱い材料に は適さない。 このため、 C uを A 1 と同じようにドライエッチングにて 加工する場合には、 低圧 ·高温という装置のハード上、 臨界状態に近い ところで実施しなければならず、 量産プロセス的に適応しない。 そこで、 現在 C u配線プロセスではダマシン法と言われる、 溝または穴加工され た層間絶縁膜 2 0 1にバリヤ膜 20 2を形成した後、 C u 2 0 3を埋め 込み、 配線に寄与しない部分（フィールド部）を CMP (Chemical
Mechanical Pol ishing)にて除去する方法が広く使用されている。 CMP技術は、 早いところでは 0. 5 mのデザインルールから適用 されている、 比較的こなれた技術である。 CMP技術適用の初期段階で は、 被研磨材は層間絶縁膜である。 しかし、 CMP技術においては、 配 線密度の異なる部位で研磨速度が異なる等のパタン依存性があり、 特に. 配線の密な部分で研磨が加速するエロージョンと言われる現象が大きな 問題であった。 これらの問題は、 CMPハードの改良、 CMP消耗品で あるスラリー ·研磨パッドの改善により、 現在では十分に量産適用レべ ルまで技術的にこなれたものになった。 これらの改善は、 被研磨材であ る層間絶縁膜、 特に S i 02を主とする材料に因るものである。 すなわ ち、 被研磨材である S i 02は比較的硬質な材料であり、 CMPパラメ 一夕に対して比較的自由度があったことによる。
しかしながら、 ダマシン法で研磨する材料は金属材である C uであり. S i〇2と比較すると、 軟質、 粘性のある材料である。 また、 C uは、 スラリーに含有される酸またはアル力リに容易に反応しやすいという性 質を有する。 このような C uの有する性質により、 CMPを用いた C u 配線プロセスには以下のような問題がある。
( 1 ) エロージョン
層間絶縁膜 （酸化膜） の CMPにおいても問題であつたが、 配線密度 の高いパタンでは研磨速度の異なる異種材料を研磨するため、 研磨速度 の速い部分が研磨されるに従って研磨速度の遅い部分には局所的圧力が 印加され、 その相乗効果により研磨速度の落差が著しくなる。 その結果、 第 1 9図に示すように、 配線密度の高いパタンでは抉れるような形状が 形成されてしまう。
(2) ディッシング
ディッシングとは 30 m幅以上を有する広い配線部が加速度的に研 磨される現象であり、 その配線形状は第 2 0図に示すように凹んだよう な形状となる。 デイツシングは、 研磨圧力の増加、 及び研磨パッドの変 形により加速度的に進行する。 デイツシングを抑制するためには、 低加 重による研磨が有効であるが、'低加重による研磨の場合、 研磨速度は低 下し、 量産プロセスに適応できなくなる。
( 3 ) 配線 （C u ) リセス
配線 （C u ) リセスとは、 第 2 1図に示すように、 層間絶縁膜で形成 された配線溝または穴に、 配線である C uが層間絶縁膜高さまで埋め込 まれていない状態である。 したがって、 上記のエロージョン、 ディッシ ングもリセスの一部である。 エロ一ジョン、 デイツシングは主に研磨圧 力に依存するところが大きいが、 その他に、 スラリーを構成する酸また はアルカリによるケミカルなエッチングにより、 C uがリセスされる (エッチングされる）。 前述のように、 圧力を上げることによりエロー ジョン、 デイツシングが進行してしまうため、 量産プロセスに適用する 場合には、 研磨速度を上げるために化学的な反応速度向上を検討する必 要がある。 しかしながら、 その弊害として、 C uのケミカルアタックに よるエッチングがリセス形成に発展してしまう。
( 4 ) 層間絶緣膜の破壊
配線遅延の対策として、 配線の低抵抗化以外に層間絶縁膜容量の低減 が挙げられ、 その具体的な方法として層間絶縁膜への低誘電率材料の適 用がある。 一般的に、 層間絶縁膜の低誘電率化は材料をポ一ラスな膜に する方向で進められているが、 材料のポーラス化は同時に材料の脆弱化 につながり、 機械的強度が劣化する方向に進む。 そして、 その弊害とし て、 第 2 2図に示すように C u C M Pにおける印加圧力により、 層間 絶縁膜の低誘電率材料が破壊される虞がある。
以上のようにダマシン法による C U配線の形成では、 エロ一ジョン、 ディッシング、 リセス等による配線部の膜厚減少及び平坦化の劣化とい う問題を抱えている。 配線部の膜厚減少に関しては、 設計値以上の電流 密度が配線に印加されることになるので、 例えば、 エレクト口マイダレ ーシヨン （E M) 耐性の劣化につながり、 配線の信頼性に大きなダメ一 ジを与えることになる。
また、 エロージョン等の非平坦性を有する形状は、 パタン形成不良を 誘発する。 そして、 リソグラフィー工程においては、 絶対段差の増大に より D〇F (Dep t h o f F o c u s , 焦点深度） が低下するため所望のパタ ン形成ができない。 この傾向は、 より微細化されたパタンにおいて特に 顕著である。 また、 絶対段差は、 配線層数の増加に伴いより強調される, 例えば、 段差部がスタックされたレイアウトの場合、 その凹みはその段 差分が相加され、 絶対段差は大きくなる。 そして、 段差の増加は、 層間 絶縁膜の溝部に相当するので、 C u C M P時においてその段差部に C uが残留することになり、 第 2 3図に示すような半導体デバイスの配線 短絡を引き起こすという、 致命的な欠陥になる。
また、 低誘電率材料の層間絶縁膜への適用に関しては、 上述したよう に、 低誘電率材料が脆弱な材料であるため、 C M Pで印加される加重に より該低誘電率材料が破壊され、 致命的なダメージとなる。
ところで、 最近、 低圧または圧力フリーで電解研磨を行う C u研磨方 法が低誘電率材料に対応できる研磨、 平坦化方法として開発されている, この技術は、 電解印加により被研磨膜である C u表面を研磨の容易な変 質層、 または研磨なしで溶解するような変質層に変えて C uの平坦化を 行う技術である。 しかしながら、 このような低圧電解研磨技術は、 未だ C M Pの延長線にあるハード形態が多く、 上述した問題点を解消するほ どの低圧研磨は実現されていない。
したがって、 エロージョン、 デイツシング、 リセス等の形状欠陥、 脆 弱な低誘電率材料の破壊等の問題を解消して、 良好な形状で信頼性の髙 '配線を形成できる手法は未だ確立されていないのが現状であ る。
そこで、 本発明は、 上述した従来の実情に鑑みて創案されたものであ り、 金属膜を研磨によって平坦化する際に、 余分な金属膜を容易に且つ 効率良く除去可能で精度の高い研磨方法及び研磨装置を提供することを 目的とする。 また、 これらを用いた半導体装置の製造方法を提供するこ とを目的とする。 発明の開示
以上の目的を達成する本発明に係る研磨方法は、 金属膜が形成された 基板と対向電極とを電解液中に対向配置させ、 電解液を介して金属膜に 通電するとともに、 硬質パッドで金属膜表面を研磨することにより金属 膜を研磨することを特徴とするものである。
以上のような本発明に係る研磨方法においては、 硬質パッドを用いて C M Pと比較して大幅に低い圧力で金属膜を研磨することにより、 金属 膜の過剰な研磨を防止してエロージョン、 デイツシング、 リセス等の形 状不良の発生を防止することができる。 また、 基板に対する圧力を低減 することができるため、 脆弱な材料の破壊等の不具合が発生することが ない。 したがって、 より精度の高い研磨を実現することができる。 また、 以上の目的を達成する本発明に係る研磨装置は、 基板上に形成 された金属膜を電解液中で研磨する研磨装置であって、 基板に対向配置 される対向電極と、 基板を陽極とし対向電極を陰極として電圧を印可す る電源と、 基板上を搐動して金属膜を研磨する硬質パッドとを備えるこ とを特徴とするものである。
以上のように構成された本発明に係る研磨装置は、 研磨パッドとして 硬質パッドを用い、 C M Pと比較して大幅に低い圧力で金属膜を研磨す ることにより、 金属膜の過剰な研磨を防止してエロ一ジョン、 ディッシ ング、 リセス等の形状不良の発生を防止することができる。 また、 基板 に対する圧力を低減することができるため、 脆弱な材料の破壊等の不具 合が発生することがない。 したがって、 より精度の高い研磨を実現する ことができる。
また、 以上の目的を達成する本発明に係る半導体装置の製造方法は、 基板上に形成された絶縁膜に金属配線を形成するための配線溝を形成す る工程と、 配線溝を埋め込むように絶縁膜上に金属膜を形成する工程と, 絶縁膜上に形成した金属膜を研磨する工程とを有する半導体装置の製造 方法であって、 金属膜を研磨する工程において、 金属膜が形成された基 板と対向電極とを電解液中に対向配置させ、 電解液を介して金属膜に通 電するとともに、 硬質パッドで金属膜表面を研磨することにより金属膜 を研磨することを特徴とするものである。
以上のような本発明に係る半導体装置の製造方法は、 金属配線を形成 する際に、 絶縁膜上に形成した金属膜を硬質パッドを用い、 従来の C M Pと比較して大幅に低い圧力で研磨することにより、 金属膜の過剰な研 磨を防止することができる。 これにより、 エロ一ジョン、 デイツシング， リセス等の形状不良の発生を防止することができる。 また、 基板に対す る圧力を低減することができため、 脆弱な材料の破壊等の不具合が発生 することがない。 したがって、 より精度の高い研磨を実現し、 良好な形 状の金属配線を形成することができる。 図面の簡単な説明
第 1図は、 本発明に係る研磨装置の概略構成図である。
第 2図は、 硬質パッドの基本的な構成例を示す断面図である。 第 3図は、 構成例 1に係る硬質パッドと対向電極との配置を示す平面 図である。
第 4図は、 構成例 2に係る硬質パッドと対向電極との配置を示す平面 図である。
第 5図は、 構成例 3に係る硬質パッドと対向電極との配置を示す平面 図である。
第 6図は、 構成例 4に係る硬質パッドと対向電極との配置を示す平面 図である。
第 7図は、 構成例 5に係る硬質パッドと対向電極との配置を示す平面 図である。
第 8図は、 構成例 6に係る硬質パッドと対向電極との配置を示す平面 図である。
第 9図は、 構成例 7に係る硬質パッドと対向電極との配置を示す平面 図である。
第 1 0図は、 本発明に係る半導体装置の製造方法を説明する図であり 層間絶縁膜を形成した状態を示す要部断面図である。
第 1 1図は、 本発明に係る半導体装置の製造方法を説明する図であり 配線溝及びコンタクトホールを形成した状態を示す要部断面図である。 第 1 2図は、 本発明に係る半導体装置の製造方法を説明する図であり バリヤ膜を形成した状態を示す要部断面図である。
第 1 3図は、 本発明に係る半導体装置の製造方法を説明する図であり シ一ド膜を形成した状態を示す要部断面図である。
第 1 4図は、 本発明に係る半導体装置の製造方法を説明する図であり C u膜を形成した状態を示す要部断面図である。
第 1 5図は、 本発明に係る半導体装置の製造方法を説明する図であり 配線溝及びコンタクトホールを形成した状態を示す図である。 第 1 6図は、 本発明に係る半導体装置の製造方法を説明する図であり 研磨工程を説明するための図である。
第 1 7図は、 本発明に係る半導体装置の製造方法を説明する図であり 研磨工程を説明するための図である。
第 1 8図は、 本発明に係る半導体装置の製造方法を説明する図であり 研磨工程を説明するための図である。
第 1 9図は、 従来の C M Pを用いた C u配線プロセスで形成した C u 配線の一例を示す要部断面図である。
第 2 0図は、 従来の C M Pを用いた C u配線プロセスで形成した C u 配線の他の例を示す要部斬面図である。
第 2 1図は、 従来の C M Pを用いた C u配線プロセスで形成した C u 配線の他の例を示す要部断面図である。
第 2 2図は、 層間絶縁膜の低誘電率材料が破壊された状態を示す図で ある。
第 2 3図は、 従来の C M Pを用いた C u配線プロセスで形成した C u 配線の一例を示す要部断面図である。 発明を実施するための最良の形態
以下、 本発明に係る研磨方法および研磨装置、 並びに半導体装置の製 造方法について図面を参照しながら詳細に説明する。 なお、 以下の図面 においては、 理解の容易のため実際の縮尺とは異なることがある。 また. 本発明は、 以下の記述に限定されるものではなく、 本発明の要旨を逸脱 しない範囲において適宜変更可能である。
本発明に係る研磨方法は、 金属膜が形成された基板と対向電極とを電 解液中に対向配置させ、 電解液を介して金属膜に通電するとともに、 硬 質パッドで金属膜表面を研磨することにより金属膜を研磨することを特 徴とするものである。
また、 本発明に係る研磨装置は、 基板上に形成された金属膜を電解液 中で研磨する研磨装置であって、 基板に対向配置される対向電極と、 基 板を陽極とし上記対向電極を陰極として電圧を印可する電源と、 基板上 を摺動して金属膜を研磨する硬質パッドとを備えることを特徴とするも のである。
そして、 本発明に係る半導体装置の製造方法は、 基板上に形成された 絶縁膜に金属配線を形成するための配線溝を形成する工程と、 配線溝を 埋め込むように絶縁膜上に金属膜を形成する工程と、 絶縁膜上に形成し た金属膜を研磨する工程とを有する半導体装置の製造方法であって、 金 属膜を研磨する工程において、 金属膜が形成された基板と対向電極とを 電解液中に対向配置させ、 電解液を介して金属膜に通電するとともに、 硬質パッドで金属膜表面を研磨することにより金属膜を研磨することを 特徴とするものである。
以下の説明においては、 半導体配線工程の C u配線の平坦化に用いた 場合、 すなわち、 基板上に形成された金属膜が C u膜である場合を例に 説明する。 まず、 従来技術である C u C M Pにより基板上に形成され た C u膜を研磨、 平坦化した場合の問題について説明する。 C u C M Pにより基板上に形成された C u膜を研磨、 平坦化した場合には以下の ような不具合が発生する。 すなわち、 C u C M Pで C u膜を研磨、 平 坦化した場合には、 エロージョン、 デイツシング、 配線リセス、 及び層 間絶縁膜の破壊などのプロセス不良が発生し、 半導体デバイスの著しい 欠陥を招く。
エロージョンが発生した場合を例に、 このようなプロセス不良の影響 を説明すると以下のようになる。 例えば半導体基板上に C u配線を形成 する場合、 エロージョンが発生すると、 エロージョンによる層間絶縁膜 及び C u配線の膜厚減少により配線断面積が減少する。 例えば、 幅 0. 1 2 /2111、 高さ 0. 1 2 zmの配線の場合、 エロ一ジョンにより 0. 0 5 xmの膜厚が減少すると、 エロージョンされた配線に印加される電流 密度は、 設計電流密度の 1. 7倍になる。 ブラックの式から配線寿命を 算出すると、 電流密度が 1. 7倍に増加した場合、 電流密度指数を n = 2と仮定すると、 エロージョンされた配線の配線寿命は設計上の配線寿 命の約 1 / 3になる。 また、 配線容量の低誘電率化により、 配線間層間 絶縁膜 （配線高さ） 及び配線幅は薄膜化及び縮小化される方向であり、 エレクト口マイグレーション （EM) はますます加速される。 そして、 配線寿命の設計マージンはほとんどない状態であり、 配線寿命の減少は、 配線信頼性に対して、 致命的な欠陥となる虞がある。
また、 配線層数の増加により、 エロ一ジョン等の配線形成不良はイン テグレーシヨン時に配線間短絡 （配線ショート） を引き起こし、 また、 C u CMPダマシンプロセスにおいて層間絶縁膜剥離 （破壊） が発生 する可能性がある。 これらの欠陥は、 例えば半導体装置を作製する場合 には、 半導体チップのファンクション歩留まりに大きな影響を与え、 良 品チップが確保できない状況に陥る。 これは、 半導体チップの生産性を 著しく劣化させ、 多大な損害を招くこととなる。 すなわち、 C u配線及 び低誘電率膜を適用して微細化された半導体デバイスを製造する場合、 C u CMPによるダマシンプロセスを適用すると、 上記のような製造 プロセスにおける欠陥が発生し、 また、 配線信頼性においては配線膜厚 の薄膜化による E M耐性の劣化の問題がある。
そこで、 本発明においては、 上述した問題を解消するために、 C u C M Pに代わる C u研磨技術として電解研磨技術を用いた以下のような 研磨方法及び研磨装置を提供する。 まず、 本発明に係る研磨装置につい て説明する。 第 1図は本発明に係る研磨装置 1 1の概略構成図である。 研磨装置 1 1は、 第 1図に示すように、 電解液 Eが溜められた電解液槽 1 6内に、 表面に C u膜 1 8が成膜された基板 1 7が図示しない基板保 持部材に保持されて配置されている。 また、 電解液槽 1 6内において、 基板 1 7に所定の間隔をおいて、 研磨パッド 1 4及び対向電極 （陰極） 1 5の保持部材となり略円盤状に形成された定盤 1 3が対向配置されて いる。 ここで研磨パッド 1 4は、 定盤 1 3における基板 1 7側に固定し て保持されている。 また、 定盤 1 3は、 図示しない移動手段により上下 方向、 すなわち、 基板 1 7と平行を保った状態で近づき、 もしくは離れ る方向に移動可能とされている。 また、 定盤 1 3は、 図示しない回転手 段により、 定盤 1 3の中心軸を中心として回動可能とされている。 また. 定盤 1 3における内径側の位置には、 対向電極 （陰極） 1 5が固定配置 されている。 そして、 基板 1 7と対向電極 1 5にはその両者に接続する 電解印加電源 1 2が接続されている。
このような研磨装置 1 1を用いて基板 1 7上に形成された C u膜 1 8 を研磨する研磨方法を以下に説明する。
まず、 電解液 Eで満たされた電解液槽 1 6に、 被研磨材である基板 1 7を設置する。 そして、 該基板 1 7を陽極として、 対向電極 1 5との間 で電解液 Eを介して電解電圧を印加して電解電流を流し、 C u膜 1 8に 通電する。 これにより、 陽極として電解作用を受ける C u膜 1 8表面が 陽極酸化され、 表層に銅酸化物被膜 （C u O ) が形成される。 そして、 この銅酸化物と電解液 E中に含まれる銅錯体形成剤が反応する、 すなわ ち銅錯体を形成することで、 その錯体形成剤物質により高電気抵抗層、 不溶性錯体被膜、 不働態被膜等の変質層が C u膜 1 8表面に形成される t このように、 電解印加電源 1 2により基板 1 7と対向電極との間に電圧 を印加することにより銅錯体化速度を加速させることができる。 そして、 本発明の研磨方法では、 上述した電解研磨と同時に、 研磨パ ッド 1 4により C u膜 1 8表面のワイピングを行う。 このワイピングは、 陽極酸化された C u膜 1 8表面に研磨パッド 1 4を所定の圧力で押圧し， 摺動させることによって、 凹凸を有する C u膜 1 8の凸部の表層に存在 する変質層被膜を除去して、 下地の C uを露出させ、 この C uが露出し た部分が再電解されるようにするものである。
銅錯体の種類にもよるが、 銅錯体と錯体化されていない銅 （以下、 未 錯体化銅と呼ぶ。 ） との密着性は非常に弱く、 銅錯体は電解液槽 1 6中 の電解液 Eの対流により未錯体化銅、 すなわち基板 1 7上の未錯体化銅 から脱離して電解液 E中へ浮遊してしまう。 しかし、 電解液 Eの対流だ けでは、 銅錯体の未錯体化銅からの脱離速度は遅いため、 銅錯体除去の 脱離速度を速めるために、 基板 1 7上に定盤 1 3に取り付けられた研磨 パッド 1 4を押圧、 摺動させ、 C u膜 1 8表面をワイビングする。 具体 的には、 定盤 1 3を所定の圧力で C u膜 1 8の表面に押圧し、 該定盤 1 3の中心軸を中心として基板 1 7と平行な面内において回動させる。 こ れにより、 銅錯体の基板 1 7からの脱離速度を向上させ、 効率良く銅錯 体を基板 1 7から脱離させて基板 1 7表面を平坦化することができる。 なお、 本発明におけるワイビングとは、 擦る機能、 削り取る機能、 拭き 取る機能を含む。
そして、 このような電解研磨、 ワイビングのサイクルを繰り返し行う ことによって基板 1 7上に形成された C u膜 1 8が研磨され、 平坦化が 進行する。
上述したような研磨方法により C u膜 1 8の研磨を行うことで、 安定 して均一な電流密度分布で通電が行われ、 良好な研磨レート、 研磨条件 での研磨を行うことができる。 なお、 上述した研磨方法にあっては、 平坦化能力を高めるために、 第 1図に示すように砥粒 1 9を含む電解液を使用することもできる。 電解 液に砥粒を混入してワイピングを行うことにより、 より効率良く銅錯体 を基板 1 7から脱離させて基板 1 7表面を平坦化することができる。 また、 ワイビングは、 研磨パッド 1 4自体を回転等、 駆動させながら 行われるが、 ワイピング時には、 基板 1 1もパッドの駆動方向とは逆方 向に回転するようにしても良い。
そして、 本発明においては、 上記のようにして電解研磨を行う際に研 磨パッド 1 4として硬質パッドを用いる。 すなわち、 本発明では、 低圧 研磨という観点から研磨パッドに硬質なものを使用することにより、 よ り精度の高い研磨、 平坦化を実現することができる。
従来の C u CMP技術は、 高い圧力を印加するがために、 被研磨材 との追従性を持たせるために柔らかい研磨パッドを使用し、 被研磨材の 面内の均一性をあげている。 そのため、 ある程度の平坦性を犠牲にして いるのが実情である。
一方、 上述したような研磨原理で基板上に形成された金属膜を電解研 磨と同時にパッドでのワイビングにより平坦化する、 いわゆる低圧電解 研磨の場合、 電解液と電解印加電圧により未錯体化銅との密着性の弱い 銅錯体が形成される。 このため、 低圧電解研磨の場合には、 C u CM Pで印加する研磨圧力である 4 P S I〜 7 P S I (I P S Iは略 7 0 g /cm2) よりも、 より低圧の圧力で研磨することが可能である。 そし て、 ポ一ラス系の低誘電率材料を破壊する限界といわれている 1. 5 P S I以下の研磨圧力でも研磨することが可能であり、 さらにその研磨速 度は、 量産でも適用範囲と考えられる研磨速度 （> 5 0 0 nmZm i n) を十分に達成することができる。 また、 1. O P S I以下の研磨圧 力でも、 量産に適する研磨速度 （> 5 0 0 O A /m i n ) を達成するこ とができる。
しかしながら、 通常の低圧電解研磨は、 C M P技術を踏襲したもので あり、 被研磨材への追従性を考慮して発泡ポリウレ夕ンゃスエード系等 の比較的柔らかいパッドを用いているため、 より精度の高い平坦性を実 現することは困難である。
ここで、 低圧電解研磨において研磨パッドに着目すると、 低圧電解研 磨は上述したように極低圧での研磨が可能であるため、 C M P技術で問 題となるような被研磨材の面内の均一性を確保するために被研磨材と研 磨パッドの追従性を考慮する必要がない。 すなわち、 低圧電解研磨にお いては、 研磨による均一性を無視した設計'をすることが可能である。 そこで、 本発明においては、 より精度の高い研磨、 平坦化を実現する ために、 研磨パッドとして硬質パッドを用いる。 硬質研磨パッドを用い ることにより、 C u C M Pで問題となるエロ一ジョン、 デイツシング リセス及び低誘電率材料の破壊を効果的に抑制することが可能となり、 より精度の高い平坦性を実現することができる。
本発明において使用可能な硬質パッドの物性及び形態に関して、 具体 的な例を以下に示す。
<パッドの物性 > (常温時）
硬度 ： ショァ D硬度で 6 0以上
密度 0 . 8 0 g / c m 3以上
圧縮率 1 . 0 %以下
弹性回復率 7 0 %以下
圧縮強度 7 k P a以下 （ 1 mm厚あたり 0 . 0 1 %圧縮時） ヤヤンンググ率率 ： 1 0 k P a以上
<パッドの表面状態 > 表面荒さ ：研磨砥粒の大きさと同程度、 標準的には 0 . 以下 表面形状 ：溝等の加工は任意。 但し、 溝を形成する場合、 溝加工部 をチップサイズ 3 0 %以下とする。 また、 溝加工幅は 5 n m以下、 溝高 さはパッド高さの 8 0 %以下、 または 1 0 mm以下が好ましい。
<パッド形態 >
大きさ ： チップ面積の 4倍以上
ぐ代表的なパッド材料 >
熱可塑性樹脂 （ポリエチレン、 ポリスチレン、 フッ素樹脂、 ポリ塩化 ビニル、 ポリエステル、 ポリプロピレン、 メタクリル樹脂、 ポリカーボ ネート、 ポリイミド、 ポリアセタ一ル等） 、 P T F E (ポリテトラフ口 口エチレン） 、 P B I (ポリべンゾインダソ一ル） 、 P E I (ポリアミ ドイミド） 、 P P S (ポリフエ二レンサルファイド） 、 P E E K (ポリ ェ一テルエ一テルケトン） 、 ガイロン、 超高分子ポリエチレン、 フタ口 シァニン、 フッ化グラフアイト、 二セレン化モリブデン、 二硫化タンダ ステン、 二硫化モリブデンを用いることができる。 また、 金属系として は、 C uよりイオン化傾向の小さい材料、 例えば、 銀、 パラジュゥム、 イリジユウム、 白金、 金等を用いることができる。
<研磨パッド及び対向電極の構成例 >
研磨パッド 1 4及び対向電極 1 5は、 例えば以下の構成例 1乃至構成 例 7に示す構成とすることができる。 なお、 第 2図は、 各構成例の基本 的な断面構造を示した断面図であり、 下記の構成例においては、 第 2図 において矢印 Aの方向から見たときの平面図を示して説明する。
構成例 1
構成例 1は、 第 3図の平面図に示すように、 略リング状に形成された 研磨パッド 1 4 aの中に、 該研磨パッド 1 4 aの内径に略等しい外径を 有する円盤状に形成された対向電極 1 5 aを勘合させて配置した構成例 である。
構成例 2
構成例 2は、 第 4図の平面図に示すように、 直方体から中心部を略長 方形に切り欠いた形状の研磨パッド 1 4 bの中に、 該研磨パッド 1 4 b を切り欠いた形状と略等しい形状を有する板状に形成された対向電極 1 5 bを勘合させて配置した構成例である。
構成例 3
構成例 3は、 第 5図の平面図に示すように、 略円盤状に形成された対 向電極 1 5 cの外周部に、 該対向電極 1 5 cよりも遙かに小さな直径を 有する略円盤状に形成された研磨パッド 1 4 cを、 対向電極 1 5 cの外 周に接するように略均等に配置した構成例である。
構成例 4
構成例 4は、 第 6図の平面図に示すように、 直方体から中心部を略円 形に切り欠いた形状の研磨パッド 1 4 dの中に、 該研磨パッド 1 4 dを 切り欠いた形状と略等しい形状を有する円盤状に形成された対向電極 1 5 dを勘合させて配置した構成例である。
構成例 5
構成例 5は、 第 7図の平面図に示すように、 略円盤状に形成された対 向電極 1 5 eの主面上の中心部及び外周部に、 該対向電極 1 5 eよりも 遙かに小さな直径を有する円盤状に形成された研磨パッド 1 4 eを略均 等に配置した構成例である。
構成例 6
構成例 6は、 第 8図の平面図に示すように、 略円盤状に形成された対 向電極 1 5 f の横に略直方体状に形成された研磨パッド 1 4 f を対向電 極 1 5 f から離間させて独立して配置した構成例である。 構成例 7
構成例 7は、 第 9図の平面図に示すように、 略円盤状に形成された対 向電極 1 5 gの外周近傍に、 該対向電極 1 5 gよりも遙かに小さな直径 を有する円盤状に形成された研磨パッド 1 4 gを配置し、 該研磨パッド 1 4 gがローテーションしながら電極範囲を移動する構成例である。 本発明においては、 上述したような硬質パッドを研磨パッドとして用 いることにより、 C u C M Pで問題となるエロ一ジョン、 デイツシン グ、 リセス及び低誘電率材料の破壊を防止することが可能となり、 以下 のような効果を得ることができる。
まず、 本発明によれば、 従来の方法と比較してより精度の高い平坦性 を実現することができるため、 半導体デバイスの平坦性向上を図ること が可能であり、 リソグラフィ一による加工精度の向上、 配線層数の増加 におけるィンテグレ一シヨン時に発生する不良（配線短絡等）の低減に おいて有効な効果を得ることができる。 そして、 これらの効果により、 半導体量産プロセス時において、 歩留まりの向上を実現することができ る。
すなわち、 本発明によれば C II C M Pによる平坦化で発生するエロ 一ジョン、 デイツシング、 リセス、 層間絶縁膜の破壊等の欠陥の発生が なくなるため、 所定の半導体ウェハから、 より多くの良品チップを作製 することができ、 半導体ウェハの歩留まりを向上させることができる。 その結果、 チップ単価が実質的に上昇した、 付加価値の高い製品の作製 が可能となる。 また、 上記歩留まりの向上は、 不良品チップの廃棄を抑 制するものであり、 環境的にも付加価値が高いものである。
また、 本発明によれば、 配線高さを設計どおりに精度よく加工するこ とが可能になる。 このため、 設計範囲を越える電流密度が配線部に流れ ることがないため、 エレクト口マイグレーション （E M ) 耐性が劣化す ることがなく、 配線の信頼性を確保することができる。
すなわち、 C u C M Pによる平坦化ではエロージョン等により、 配 線形状がデバイス設計と大きく異なり、 設計されたデバイス特性及び信 頼性を確保することができないが、 本発明を適用することにより、 配線 形状はデバイス設計値とほぼ同等の形状に形成することが可能となるた め、 デバイス特性及び信頼性ともに確保することが可能である。
また、 本発明によれば、 配線遅延回避のための低誘電率材料の適用が 可能となり、 高速デバイスの開発 '量産が可能になる。 これに伴い、 高 付加価値の付与できる製品設計が可能になる。 すなわち、 本発明によれ ば、 半導体デバイスの高速化に伴う低誘電率膜の層間絶縁膜の適用が可 能であり、 低誘電率膜を適用していないデバイスに対して、 差別化を図 ることができる。
さらには、 デザインルールにおいて、 従来のような禁則ルールを設定 する必要がなくなるので、 自由度の高い設計が可能になる。 すなわち、 C u C M Pによる C u平坦化を行う場合には、 平坦化後の形状変化を 考慮したデバイス設計をする必要があつたが、 本発明の研磨による C u 平坦化を適用することにより、 デバイス設計どおりの形状に加工するこ とが可能となるため、 マ一ジンレスの設計が可能となる。 これに伴い、 設計の自由度が高くなるとともに、 余分な付加設計が不要となる。
そして、 研磨パッドに硬質なパッドを用いることにより、 研磨パッド 1 4自体の消耗が少なくなる。 これにより、 消耗品である研磨パッド 1 4の寿命が長くなるため、 製造コス卜の低減を図ることができる。
次に、 上述した研磨方法を半導体装置の製造方法に適用した場合につ いて、 半導体装置のダマシン法による銅配線形成プロセスに適用した場 合を例に説明する。 まず、 第 1 0図に示すように、 例えば、 図示しない不純物拡散領域が 適宜形成されているシリコン等のウェハ基板 1 0 1上に、 例えば酸化シ リコンからなる層間絶縁膜 1 0 2を、 例えば減圧 CVD (Chemical Vapor Deposition) 法により形成する。 層間絶縁膜 1 0 2としては、 CVD法により形成される TEOS (tetra ethyl ortho
silicate) 膜やシリコン窒化膜の他、 いわゆる L ow— k (低誘電率 膜） 材料等を用いることができる。 ここで、 低誘電率絶縁膜としては、 S i F、 S i OCH、 ポリアリールエーテル、 ポ一ラスシリカ、 ポリイ ミド等がある。
次に、 第 1 1図に示すように、 ウェハ基板 1 0 1の不純物拡散領域に 通じるコンタクトホール CH、 およびウェハ基板 1 0 1の不純物拡散領 域と電気的に接続される所定のパターンの配線が形成される配線溝 Mを 公知のフォトリソグラフィ一技術およびエッチング技術を用いて形成す る。
次に、 第 1 2図に示すように、 バリヤ膜 1 0 3を層間絶縁膜 1 0 2の 表面、 コンタクトホール CHおよび配線溝 M内に形成する。 このバリヤ 膜 1 0 3は、 例えば、 T a、 T i、 T a N、 T i N等の材料を公知のス パッタ法により形成する。 バリヤ膜 1 0 3は、 配線を構成する材料が銅 で層間絶縁膜 1 0 2が酸化シリコンで構成されている場合には、 銅は酸 化シリコンへの拡散係数が大きく、 酸化されやすいため、 これを防止す るために設けられる。
次に、 第 1 3図に示すように、 バリヤ膜 1 0 3上に、 銅を公知のスパ ッ夕法により所定の膜厚で堆積させ、 シード膜 1 0 4を形成する。 シー ド膜 1 0 4は、 銅を配線溝 Mおよびコンタクトホール CH内に埋め込ん だ際に、 銅グレインの成長を促すために形成する。 次に、 第 1 4図に示すように、 コンタクトホール CHおよび配線溝 M を銅で埋め込むように、 C u膜 1 0 5を形成する。 〇1!膜1 0 5は、 例 えば、 メツキ法、 CVD法、 スパッタ法等により形成する。 なお、 シー ド膜 1 04は C u膜 1 0 5と一体化する。 C u膜 1 0 5の表面には、 コ ンタクトホール CHおよび配線溝 Mの埋め込みによって生じた、 余分な C u膜 1 0 5によって凹凸が形成されている。
次に、 層間絶縁膜 1 0 2上の余分な C u膜 1 0 5を研磨により除去し. 平坦化する。 すなわち、 上述した C u膜 1 0 5が形成されたウェハ基板 1 0 1に対して研磨工程が行われるが、 この研磨工程では上述した電解 研磨及び研磨パッドによるワイピングを同時に行う研磨を行う。 すなわ ち、 第 1 5図に示すように C u膜 1 0 5と対向電極 1 0 6とを電解液 E 中で対向配置した状態で、 第 1 6図に示すように C u膜 1 0 5を陽極と して通電し、 電解電流を流して電解研磨を行うことにより C u膜 1 0 5 表面を陽極酸化させ、 銅錯体 1 0 7からなる変質層を形成する。 同時に, 第 1 7図に示すように、 所定圧力、 具体的には 2 P S I ( I P S Iは略 7 0 g/cm2) 以下の圧力で研磨パッド 1 0 8を押し付け、 且つ摺動 させてワイピングを行い、 銅錯体 1 0 7からなる変質層を除去し、 第 1 8図に示すように C u膜 1 0 5の下地銅 1 0 5 aを露出させる。 ここで, 研磨パッド 1 0 8には、 上述したような硬質パッドを用いる。
この研磨パッド 1 0 8によるワイビングでは、 C u膜 1 0 5の凸部の 変質層のみが除去され、 凹部の変質層はそのまま残存する。 そして、 電 解研磨を進行させて下地銅 1 0 5 aをさらに陽極酸化させる。 このとき、 C u膜 1 0 5の凹部には、 上述したように銅錯体 1 0 7からなる変質層 が残存しているため、 電解研磨が進行せず、 その結果 C u膜 1 0 5の凸 部のみが研磨されことになる。 このように、 電解研磨による変質層の形 成と、 ワイビングによる変質層の除去とを繰り返し行うことによって C u膜 1 0 5が平坦化され、 配線溝 M及びコンタクトホール C H内に C u 配線が形成される。
半導体装置は、 上述した研磨工程の後に、 バリヤ膜 1 0 3の研磨及び 洗浄が行われ、 C u配線が形成されたウェハ基板 1 0 1上にキャップ膜 が形成される。 そして、 上述した層間絶縁膜 1 0 2の形成 （第 1 0図に て図示） からキヤップ膜の形成までの各工程を繰り返すことにより多層 配線が形成される。
上述したように、 半導体装置の製造工程中に電解研磨とワイビングと を行う研磨方法を行うことで、 安定して均一な電流密度分布で通電され、 良好な研磨レート、 研磨条件で研磨終点まで進行する電解研磨によって
C u膜 1 0 5の平坦化が図られるため、 C u残りやオーバ一研磨等の発 生が防止される。 したがって、 C u配線のショートやオープン等の発生 を抑制することができるとともに、 平滑で配線電気抵抗が安定した面を 形成することができる。
また、 変質層のワイビングは、 C M Pに比して大幅に低い押し付け圧 力で、 具体的にはポ一ラスシリカ等の低誘電率材料により形成された強 度の低い層間絶縁膜 1 0 2の破壊圧力よりも低い押し付け圧力、 例えば
2 P S I以下の圧力で行われるため、 剥離、 クラック等の層間絶縁膜 1
0 2の破壊が防止される。
また、 上述した半導体装置の製造方法にあっては、 平坦化能力を高め るために、 上述した研磨工程中で、 砥粒を含む電解液を用いることもで きる。
なお、 半導体装置の製造における研磨工程に限らず、 金属膜を研磨す る工程を含む他のあらゆる製造工程中に実施し得ることは勿論である。 本発明に係る研磨方法は、 金属膜が形成された基板と対向電極とを電 解液中に対向配置させ、 上記電解液を介して上記金属膜に通電するとと もに、 硬質パッドで上記金属膜表面を研磨することにより上記金属膜を 研磨するものである。
また、 本発明に係る研磨装置は、 基板上に形成された金属膜を電解液 中で研磨する研磨装置であって、 上記基板に対向配置される対向電極と 上記基板を陽極とし上記対向電極を陰極として電圧を印可する電源と、 上記基板上を摺動して上記金属膜を研磨する硬質パッドとを備えてなる ものである。
そして、 本発明に係る半導体装置の製造方法は、 基板上に形成された 絶縁膜に金属配線を形成するための配線溝を形成する工程と、 上記配線 溝を埋め込むように上記絶縁膜上に金属膜を形成する工程と、 上記絶縁 膜上に形成した金属膜を研磨する工程とを有する半導体装置の製造方法 であって、 上記金属膜を研磨する工程において、 上記金属膜が形成され た基板と対向電極とを電解液中に対向配置させ、 上記電解液を介して上 記金属膜に通電するとともに、 硬質パッドで上記金属膜表面を研磨する ことにより上記金属膜を研磨するものである。
以上のような本発明に係る研磨方法及び研磨装置によれば、 電解研磨 とワイビングとの複合作用によって金属膜を研磨するので、 従来の C M Pによる金属膜の平坦化の場合に比べて、 非常に効率的に金属膜の凸部 の選択的除去および平坦化が可能となる。
そして、 本発明に係る研磨装置及び研磨方法によれば、 硬質パッドを 用いて十分に低い研磨圧力でワイビングして研磨するため、 研磨した金 属膜にスクラッチ、 デイツシング、 エロ一ジョン等が発生するのを抑制 しつつ、 より精度の高い研磨を実現することができる。
さらに、 本発明によれば、 十分に低い研磨圧力でも十分な研磨レート が得られるため、 半導体装置の低消費電力化および高速化等の観点から 誘電率を低減するために層間絶縁膜として機械的強度が比較的低い低誘 電率膜を使用した場合にも適用可能である。
また、 上述した研磨方法を利用した本発明に係る半導体装置の製造方 法は、 上述した研磨方法と同様の効果を得ることができるため、 信頼性 が高く良好な形状を有する金属配線を簡便且つ確実に形成することがで きる。

Claims

請求の範囲
1 . 金属膜が形成された基板と対向電極とを電解液中に対向配置させ. 上記電解液を介して上記金属膜に通電するとともに、 硬質パッドで上記 金属膜表面を研磨することにより上記金属膜を研磨すること,を特徴とす る研磨方法。
2 . 上記硬質パッドとしてショァ D硬度が 6 0以上であるパッドを用 いることを特徴とする請求の範囲第 1項記載の研磨方法。
3 . 上記硬質パッドとして密度が 0 . 8 0 g Z c m 3以上であるパッ ドを用いることを特徴とする請求の範囲第 1項記載の研磨方法。
4 . 上記硬質パッドとして圧縮率が 1 . 0 %以下であるパッドを用い ることを特徴とする請求の範囲第 1項記載の研磨方法。
5 . 上記硬質パッドとして弹性回復率が 7 0 %以下であるパッドを用 いることを特徴とする請求の範囲第 1項記載の研磨方法。
6 . 上記硬質パッドとして 0 . 0 1 %圧縮時の l mm厚あたりの圧縮 強度が 7 k P a以下であるパッドを用いることを特徴とする請求の範囲 第 1項記載の研磨方法。
7 . 上記硬質パッドとしてヤング率が 1 0 k P a以上であるパッドを 用いることを特徴とする請求の範囲第 1項記載の研磨方法。
8 . 上記硬質パッドで上記金属膜表面を 2 P S I以下の圧力で研磨す ることを特徴とする請求の範囲第 1項記載の研磨方法。
9 . 基板上に形成された金属膜を電解液中で研磨する研磨装置であつ て、
上記基板に対向配置される対向電極と、
上記基板を陽極とし上記対向電極を陰極として電圧を印可する電源と 上記基板上を摺動して上記金属膜を研磨する硬質パッドとを備えるこ とを特徴とする研磨装置。
1 0 . 上記硬質パッドのショァ D硬度が 6 0以上であることを特徴と する請求の範囲第 9項記載の研磨装置。
1 1 . 上記硬質パッドの密度が 0 . 8 0 g / c m 3以上であることを 特徴とする請求の範囲第 9項記載の研磨装置。
1 2 . 上記硬質パッドの圧縮率が 1 . 0 %以下であることを特徴とす る請求の範囲第 9項記載の研磨装置。
1 3 . 上記硬質パッドの弹性回復率が 7 0 %以下であることを特徴と する請求の範囲第 9項記載の研磨装置。
1 4 . 上記硬質パッドの 0 . 0 1 %圧縮時の l mm厚あたりの圧縮強 度が 7 k P a以下であることを特徴とする請求の範囲第 9項記載の研磨
1 5 . 上記硬質パッドのヤング率が 1 0 k P a以上であることを特徴 とする請求の範囲第 9項記載の研磨装置。
1 6 . 上記硬質パッドが上記金属膜表面を 2 P S I以下の圧力で研磨 することを特徴とする請求の範囲第 9項記載の研磨装置。
1 7 . 基板上に形成された絶縁膜に金属配線を形成するための配線溝 を形成する工程と、 上記配線溝を埋め込むように上記絶縁膜上に金属膜 を形成する工程と、 上記絶縁膜上に形成した金属膜を研磨する工程とを 有する半導体装置の製造方法であって、
上記金属膜を研磨する工程において、 上記金属膜が形成された基板と 対向電極とを電解液中に対向配置させ、 上記電解液を介して上記金属膜 に通電するとともに、 硬質パッドで上記金属膜表面を研磨することによ り上記金属膜を研磨することを特徴とする半導体装置の製造方法。
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