KR20040104666A - 연마 방법 및 연마 장치 및 반도체 장치의 제조 방법 - Google Patents
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Abstract
금속막(18)을 연마에 의해 평탄화할 때에, 여분의 금속막(18)을 용이하면서 또한 효율적으로 제거할 수 있는 정밀도가 높은 연마 방법 및 연마 장치이다. 또한, 이들을 이용한 반도체 장치의 제조 방법이다. 금속막(18)이 형성된 기판(17)과 대향 전극(15)을 전해액(E) 중에 대향 배치시켜 상기 전해액(E)을 거쳐서 상기 금속막(18)에 통전하는 동시에, 경질 패드(14)로 상기 금속막(18) 표면을 연마한다.
Description
반도체의 디자인 룰의 축소화에 수반하여, 배선 공정에 있어서는 배선 재료의 알루미늄(Al)으로부터 구리(Cu)에의 이행, 층간 절연막의 보다 유전율이 낮은 재료의 적용이라는 동향이 일반적이다. 이들 재료의 변천 이유는 배선 지연 등의 과제에 대해 Al 배선이나 SiO2등의 층간 절연막 재료로서는 한계가 있기 때문이다. 재료적으로는 이상과 같은 변천으로 반도체 디바이스의 개발이 진행되고 있지만, 그 재료의 변경에 수반하여 반도체 제조 프로세스도 큰 변천이 있다.
예를 들어 Cu를 배선 재료로서 적용하는 경우, Al 배선 세대에서 널리 적용되어 온 배선의 드라이 에칭이 Cu라는 부식에 약한 재료에는 적합하지 않다. 이로 인해, Cu를 Al과 동일하게 드라이 에칭에 의해 가공하는 경우에는 저압 및 고온이라는 장치의 하드상 임계 상태에 가까운 곳에서 실시해야만 해, 대량 생산 프로세스적으로 적합하지 않다. 그래서, 현재 Cu 배선 프로세스에서는 다마신법이라 불리우는 홈 또는 구멍 가공된 층간 절연막(201)에 배리어막(202)을 형성한 후, Cu203을 매립하여 배선에 기여하지 않는 부분(필드부)을 CMP(Chemical Mechanical Polishing)로 제거하는 방법이 널리 사용되고 있다.
CMP 기술은 빠른 곳에서는 0.5 ㎛의 디자인 룰로부터 적용되고 있는 비교적 숙달된 기술이다. CMP 기술 적용의 초기 단계에서는 피연마재는 층간 절연막이다. 그러나, CMP 기술에 있어서는, 배선 밀도가 다른 부위에서 연마 속도가 다른 등의 패턴 의존성이 있고, 특히 배선의 밀한 부분에서 연마가 가속하는 이로전이라 불리우는 현상이 큰 문제였다. 이들 문제는 CMP 하드의 개량, CMP 소모품인 슬러리 및 연마 패드의 개선에 의해, 현재에는 충분히 대량 생산 적용 레벨까지 기술적으로 소화된 것이 되었다. 이들 개선은 피연마재인 층간 절연막, 특히 SiO2를 주로 하는 재료에 따른 것이다. 즉, 피연마재인 SiO2는 비교적 경질인 재료이고, CMP 변수에 대해 비교적 자유도가 있었던 것에 따른다.
그러나, 다마신법으로 연마하는 재료는 금속재인 Cu이고, SiO2와 비교하면 연질 및 점성이 있는 재료이다. 또한, Cu는 슬러리에 함유되는 산 또는 알칼리에 쉽게 반응하기 쉬운 성질을 갖는다. 이와 같은 Cu가 갖는 성질에 의해, CMP를 이용한 Cu 배선 프로세스에는 이하와 같은 문제가 있다.
(1) 이로전
층간 절연막(산화막)의 CMP에 있어서도 문제였지만, 배선 밀도가 높은 패턴에서는 연마 속도가 다른 종류 재료를 연마하기 위해 연마 속도가 빠른 부분이 연마됨에 따라서 연마 속도가 느린 부분에는 국소적 압력이 인가되고, 그 상승 효과에 의해 연마 속도의 낙차가 현저해진다. 그 결과, 도19에 도시한 바와 같이 배선 밀도가 높은 패턴에서는 도려낸 것처럼 형상이 형성되어 버린다.
(2)디싱
디싱이라 함은, 30 ㎛ 폭 이상을 갖는 넓은 배선부가 가속도적으로 연마되는 현상이고, 그 배선 형상은 도20에 도시한 바와 같이 움푹 패인 것과 같은 형상이 된다. 디싱은 연마 압력의 증가 및 연마 패드의 변형에 의해 가속도적으로 진행한다. 디싱을 억제하기 위해서는 저가중에 의한 연마가 유효하지만, 저가중에 의한 연마인 경우 연마 속도는 저하되어 대량 생산 프로세스에 적응할 수 없게 된다.
(3) 배선(Cu) 리세스
배선(Cu) 리세스라 함은, 도21에 도시한 바와 같이 층간 절연막으로 형성된 배선 홈 또는 구멍에 배선인 Cu가 층간 절연막 높이까지 매립되어 있지 않은 상태이다. 따라서, 상기의 이로전, 디싱도 리세스의 일부이다. 이로전, 디싱은 주로 연마 압력에 의존하는 부분이 크지만, 그 밖에 슬러리를 구성하는 산 또는 알칼리에 의한 케미컬한 에칭에 의해 Cu가 리세스된다(에칭된다). 전술한 바와 같이 압력을 올림으로써 이로전, 디싱이 진행되어 버리므로, 대량 생산 프로세스에 적용하는 경우에는 연마 속도를 올리기 위해 화학적인 반응 속도 향상을 검토할 필요가 있다. 그러나, 그 폐해로서 Cu의 케미컬 어택에 의한 에칭이 리세스 형성으로 발전해 버린다.
(4) 층간 절연막의 파괴
배선 지연의 대책으로서, 배선의 저저항화 이외에 층간 절연막 용량의 저감을 예로 들 수 있고, 그 구체적인 방법으로서 층간 절연막에의 저유전율 재료의 적용이 있다. 일반적으로, 층간 절연막의 저유전율화는 재료를 다공성인 막으로 하는 방향으로 진행되고 있지만, 재료의 다공성화는 동시에 재료의 취약화로 이어져 기계적 강도가 열화되는 방향으로 진행된다. 그리고, 그 폐해로서 도22에 도시한 바와 같이 Cu CMP에 있어서의 인가 압력에 의해 층간 절연막의 저유전율 재료가 파괴될 우려가 있다.
이상과 같이 다마신법에 의한 Cu 배선의 형성에서는 이로전, 디싱, 리세스 등에 의한 배선부의 막 두께 감소 및 평탄화의 열화라는 문제를 안고 있다. 배선부의 막 두께 감소에 관해서는 설계치 이상의 전류 밀도가 배선에 인가되게 되므로, 예를 들어 일렉트로 마이그레이션(EM) 내성의 열화로 이어져 배선의 신뢰성에 큰 손상을 주게 된다.
또한, 이로전 등의 비평탄성을 갖는 형상은 패턴 형성 불량을 유발한다. 그리고, 리소그래피 공정에 있어서는, 절대 단차의 증대에 의해 D0F(Depth of Focus, 초점 심도)가 저하되므로 원하는 패턴 형성을 할 수 없다. 이 경향은 보다 미세화된 패턴에 있어서 특히 현저하다. 또한, 절대 단차는 배선층 수의 증가에 수반하여 보다 강조된다. 예를 들어, 단차부가 스턱된 레이아웃인 경우, 그 오목부는 그 단차만큼이 서로 더해져 절대 단차는 커진다. 그리고, 단차의 증가는 층간 절연막의 홈부에 상당하므로, Cu CMP시에 있어서 그 단차부에 Cu가 잔류하게 되고, 도23에 도시한 바와 같은 반도체 디바이스의 배선 단락을 일으키게 되는 치명적인 결함이 된다.
또한, 저유전율 재료의 층간 절연막에의 적용에 관해서는, 상술한 바와 같이 저유전율 재료가 취약한 재료이므로, CMP에서 인가되는 가중에 의해 상기 저유전율 재료가 파괴되어 치명적인 손상이 된다.
그런데, 최근 저압 또는 압력을 마음대로 전해 연마를 행하는 Cu 연마 방법이 저유전율 재료에 대응할 수 있는 연마 및 평탄화 방법으로서 개발되고 있다. 이 기술은 전해 인가에 의해 피연마막인 Cu 표면을 연마의 용이한 변질층, 또는 연마없이 용해하는 변질층 대신에 Cu의 평탄화를 행하는 기술이다. 그러나, 이와 같은 저압 전해 연마 기술은 아직 CMP의 연장선에 있는 하드 형태가 많아, 상술한 문제점을 해소할 정도의 저압 연마는 실현되고 있지 않다.
따라서, 이로전, 디싱, 리세스 등의 형상 결함, 취약한 저유전율 재료의 파괴 등의 문제를 해소하여, 양호한 형상으로 신뢰성이 높은 다마신 배선을 형성할 수 있는 방법은 아직 확립되어 있지 않은 것이 현실이다.
그래서, 본 발명은 상술한 종래의 실정에 비추어 창안된 것이고, 금속막을 연마에 의해 평탄화할 때에 여분의 금속막을 용이하면서 또한 효율적으로 제거 가능하고 정밀도가 높은 연마 방법 및 연마 장치를 제공하는 것을 목적으로 한다. 또한, 이들을 이용한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은 연마 방법 및 연마 장치 및 반도체 장치의 제조 방법에 관한 것이다.
도1은 본 발명에 관한 연마 장치의 개략 구성도이다.
도2는 경질 패드의 기본적인 구성예를 나타내는 단면도이다.
도3은 제1 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도4는 제2 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도5는 제3 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도6은 제4 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도7은 제5 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도8은 제6 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도9는 제7 구성예에 관한 경질 패드와 대향 전극의 배치를 도시하는 평면도이다.
도10은 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 층간 절연막을 형성한 상태를 도시하는 주요부 단면도이다.
도11은 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 배선 홈 및 콘택트 홀을 형성한 상태를 도시하는 주요부 단면도이다.
도12는 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 배리어막을 형성한 상태를 도시하는 주요부 단면도이다.
도13은 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 시드막을 형성한 상태를 도시하는 주요부 단면도이다.
도14는 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, Cu막을 형성한 상태를 도시하는 주요부 단면도이다.
도15는 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 배선홈 및 콘택트 홀을 형성한 상태를 도시하는 도면이다.
도16은 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 연마 공정을 설명하기 위한 도면이다.
도17은 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 연마 공정을 설명하기 위한 도면이다.
도18은 본 발명에 관한 반도체 장치의 제조 방법을 설명하는 도면으로, 연마 공정을 설명하기 위한 도면이다.
도19는 종래의 CMP를 이용한 Cu 배선 프로세스로 형성한 Cu 배선의 일예를 나타내는 주요부 단면도이다.
도20은 종래의 CMP를 이용한 Cu 배선 프로세스로 형성한 Cu 배선의 다른 예를 나타내는 주요부 단면도이다.
도21은 종래의 CMP를 이용한 Cu 배선 프로세스로 형성한 Cu 배선의 다른 예를 나타내는 주요부 단면도이다.
도22는 층간 절연막의 저유전율 재료가 파괴된 상태를 도시하는 도면이다.
도23은 종래의 CMP를 이용한 Cu 배선 프로세스로 형성한 Cu 배선의 일예를 나타내는 주요부 단면도이다.
이상의 목적을 달성하는 본 발명에 관한 연마 방법은 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 전해액을 거쳐서 금속막에 통전하는 동시에, 경질 패드로 금속막 표면을 연마함으로써 금속막을 연마하는 것을 특징으로 하는 것이다.
이상과 같은 본 발명에 관한 연마 방법에 있어서는, 경질 패드를 이용하여 CMP와 비교하여 대폭으로 낮은 압력으로 금속막을 연마함으로써, 금속막의 지나친 연마를 방지하여 이로전, 디싱, 리세스 등의 형상 불량의 발생을 방지할 수 있다. 또, 기판에 대한 압력을 저감시킬 수 있으므로, 취약한 재료의 파괴 등의 문제점이 발생하지 않는다. 따라서, 보다 정밀도가 높은 연마를 실현할 수 있다.
또한, 이상의 목적을 달성하는 본 발명에 관한 연마 장치는 기판 상에 형성된 금속막을 전해액 속에서 연마하는 연마 장치이며, 기판에 대향 배치되는 대향 전극과, 기판을 양극으로 하고 대향 전극을 음극으로 하여 전압을 인가하는 전원과, 기판 상을 미끄럼 이동하여 금속막을 연마하는 경질 패드를 구비하는 것을 특징으로 하는 것이다.
이상과 같이 구성된 본 발명에 관한 연마 장치는 연마 패드로서 경질 패드를 이용하고, CMP와 비교하여 대폭으로 낮은 압력으로 금속막을 연마함으로써, 금속막의 지나친 연마를 방지하여 이로전, 디싱, 리세스 등의 형상 불량의 발생을 방지할 수 있다. 또, 기판에 대한 압력을 저감시킬 수 있으므로, 취약한 재료의 파괴 등의 문제점이 발생하는 일이 없다. 따라서, 보다 정밀도가 높은 연마를 실현할 수 있다.
또한, 이상의 목적을 달성하는 본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 형성된 절연막에 금속 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 배선 홈을 매립하도록 절연막 상에 금속막을 형성하는 공정과, 절연막 상에 형성한 금속막을 연마하는 공정을 갖는 반도체 장치의 제조 방법이며, 금속막을 연마하는 공정에 있어서 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 전해액을 거쳐서 금속막에 통전하는 동시에, 경질 패드로 금속막 표면을 연마함으로써 금속막을 연마하는 것을 특징으로 하는 것이다.
이상과 같은 본 발명에 관한 반도체 장치의 제조 방법은 금속 배선을 형성할 때에, 절연막 상에 형성한 금속막을 경질 패드를 이용하여 종래의 CMP와 비교하여 대폭으로 낮은 압력으로 연마함으로써 금속막의 지나친 연마를 방지할 수 있다. 이에 의해, 이로전, 디싱, 리세스 등의 형상 불량의 발생을 방지할 수 있다. 또한, 기판에 대한 압력을 저감할 수 있으므로, 취약한 재료의 파괴 등의 문제점이 발생하는 일이 없다. 따라서, 보다 정밀도가 높은 연마를 실현하여 양호한 형상의 금속 배선을 형성할 수 있다.
이하, 본 발명에 관한 연마 방법 및 연마 장치 및 반도체 장치의 제조 방법에 대해 도면을 참조하면서 상세하게 설명한다. 또, 이하의 도면에 있어서는, 이해의 용이를 위해 실제의 축척과는 다른 경우가 있다. 또한, 본 발명은 이하의 기술에 한정되는 것은 아니며, 본 발명의 요지를 일탈하지 않는 범위에 있어서 적절하게 변경 가능하다.
본 발명에 관한 연마 방법은 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 전해액을 거쳐서 금속막에 통전하는 동시에, 경질 패드로 금속막 표면을 연마함으로써 금속막을 연마하는 것을 특징으로 하는 것이다.
또한, 본 발명에 관한 연마 장치는 기판 상에 형성된 금속막을 전해액 속에서 연마하는 연마 장치이며, 기판에 대향 배치되는 대향 전극과, 기판을 양극으로 하고 상기 대향 전극을 음극으로 하여 전압을 인가하는 전원과, 기판 상을 미끄럼 이동하여 금속막을 연마하는 경질 패드를 구비하는 것을 특징으로 하는 것이다.
그리고, 본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 형성된 절연막에 금속 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 배선 홈을 매립하도록 절연막 상에 금속막을 형성하는 공정과, 절연막 상에 형성된 금속막을 연마하는 공정을 갖는 반도체 장치의 제조 방법이며, 금속막을 연마하는 공정에 있어서 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 전해액을 거쳐서 금속막에 통전하는 동시에, 경질 패드로 금속막 표면을 연마함으로써 금속막을 연마하는 것을 특징으로 하는 것이다.
이하의 설명에 있어서는, 반도체 배선 공정의 Cu 배선의 평탄화에 이용한 경우, 즉 기판 상에 형성된 금속막이 Cu막인 경우를 예로 설명한다. 우선, 종래 기술인 Cu CMP에 의해 기판 상에 형성된 Cu막을 연마 및 평탄화한 경우의 문제에 대해 설명한다. Cu CMP에 의해 기판 상에 형성된 Cu막을 연마 및 평탄화한 경우에는이하와 같은 문제점이 발생한다. 즉, Cu CMP로 Cu막을 연마 및 평탄화한 경우에는 이로전, 디싱, 배선 리세스 및 층간 절연막의 파괴 등의 프로세스 불량이 발생하여 반도체 디바이스의 현저한 결함을 초래한다.
이로전이 발생한 경우를 예로, 이와 같은 프로세스 불량의 영향을 설명하면 이하와 같이 된다. 예를 들어 반도체 기판 상에 Cu 배선을 형성하는 경우, 이로전이 발생하면 이로전에 의한 층간 절연막 및 Cu 배선의 막 두께 감소에 의해 배선 단면적이 감소한다. 예를 들어, 폭 0.12 ㎛, 높이 0.12 ㎛의 배선인 경우, 이로전에 의해 0.05 ㎛의 막 두께가 감소하면 이로전된 배선에 인가되는 전류 밀도는 설계 전류 밀도의 1.7배가 된다. 블랙의 식으로부터 배선 수명을 산출하면, 전류 밀도가 1.7배로 증가한 경우, 전류 밀도 지수를 n ＝ 2로 가정하면 이로전된 배선의 배선 수명은 설계 상의 배선 수명의 약 1/3이 된다. 또한, 배선 용량의 저유전율화에 의해 배선간 층간 절연막(배선 높이) 및 배선 폭은 박막화 및 축소화되는 방향 이고, 일렉트로 마이그레이션(EM)은 점점 가속된다. 그리고, 배선 수명의 설계 마진은 거의 없는 상태이고, 배선 수명의 감소는 배선 신뢰성에 대해 치명적인 결함이 될 우려가 있다.
또한, 배선층 수의 증가에 의해 이로전 등의 배선 형성 불량은 인테그레이션시에 배선간 단락(배선 쇼트)을 일으키고, 또한 Cu CMP 다마신 프로세스에 있어서 층간 절연막 박리(파괴)가 발생할 가능성이 있다. 이들 결함은, 예를 들어 반도체 장치를 제작하는 경우에는 반도체 칩의 기능 수율에 큰 영향을 주어 양품 칩을 확보할 수 없는 상황에 빠진다. 이는 반도체 칩의 생산성을 현저히 열화시켜 많은손해를 초래하게 된다. 즉, Cu 배선 및 저유전율막을 적용하여 미세화된 반도체 디바이스를 제조하는 경우, Cu CMP에 의한 다마신 프로세스를 적용하면 상기한 바와 같은 제조 프로세스에 있어서의 결함이 발생하고, 또한 배선 신뢰성에 있어서는 배선 막 두께의 박막화에 의한 EM 내성의 열화의 문제가 있다.
그래서, 본 발명에 있어서는 상술한 문제를 해소하기 위해 Cu CMP를 대신하는 Cu 연마 기술로서 전해 연마 기술을 이용한 이하와 같은 연마 방법 및 연마 장치를 제공한다. 우선, 본 발명에 관한 연마 장치에 대해 설명한다. 도1은 본 발명에 관한 연마 장치(11)의 개략 구성도이다. 연마 장치(11)는 도1에 도시한 바와 같이 전해액(E)이 저장된 전해액조(16) 내에, 표면에 Cu막(18)이 성막된 기판(17)이 도시하지 않은 기판 보유 지지 부재에 보유 지지되어 배치되어 있다. 또한, 전해액조(16) 내에 있어서, 기판(17)에 소정의 간격을 두고 연마 패드(14) 및 대향 전극(음극)(15)의 보유 지지 부재가 되어 대략 원반형으로 형성된 정반(13)이 대향 배치되어 있다. 여기서 연마 패드(14)는 정반(13)에 있어서의 기판(17)측에 고정하여 보유 지지되어 있다. 또한, 정반(13)은 도시하지 않은 이동 수단에 의해 상하 방향, 즉 기판(17)과 평행을 유지한 상태에서 근접하거나, 혹은 떨어진 방향으로 이동 가능하게 되어 있다. 또한, 정반(13)은 도시하지 않은 회전 수단에 의해 정반(13)의 중심축을 중심으로 하여 회전 이동 가능하게 되어 있다. 또한, 정반(13)에 있어서의 내경측의 위치에는 대향 전극(음극)(15)이 고정 배치되어 있다. 그리고, 기판(17)과 대향 전극(15)에는 그 양자에게 접속하는 전해 인가 전원(12)이 접속되어 있다.
이와 같은 연마 장치(11)를 이용하여 기판(17) 상에 형성된 Cu막(18)을 연마하는 연마 방법을 이하에 설명한다.
우선, 전해액(E)으로 채워진 전해액조(16)에 피연마재인 기판(17)을 설치한다. 그리고, 상기 기판(17)을 양극으로 하여 대향 전극(15) 사이에서 전해액(E)을 거쳐서 전해 전압을 인가하여 전해 전류를 흐르게 하고, Cu막(18)에 통전한다. 이에 의해, 양극으로서 전해 작용을 받는 Cu막(18) 표면이 양극 산화되어 표층에 구리 산화물 피막(CuO)이 형성된다. 그리고, 이 구리 산화물과 전해액(E) 속에 포함되는 구리 착체 형성제가 반응하는, 즉 구리 착체를 형성함으로써 그 착체 형성제 물질에 의해 고전기 저항층, 불용성 착체 피막, 부동태 피막 등의 변질층이 Cu막(18) 표면에 형성된다. 이와 같이, 전해 인가 전원(12)에 의해 기판(17)과 대향 전극 사이에 전압을 인가함으로써 구리 착체화 속도를 가속시킬 수 있다.
그리고, 본 발명의 연마 방법에서는 상술한 전해 연마와 동시에, 연마 패드(14)에 의해 Cu막(18) 표면의 와이핑을 행한다. 이 와이핑은 양극 산화된 Cu막(18) 표면에 연마 패드(14)를 소정의 압력으로 압박하고, 미끄럼 이동시킴으로써 요철을 갖는 Cu막(18)의 볼록부 표층에 존재하는 변질층 피막을 제거하여 기초의 Cu를 노출시키고, 이 Cu가 노출된 부분이 다시 전해되도록 하는 것이다.
구리 착체의 종류에도 관계되지만, 구리 착체와 착체화되어 있지 않은 구리(이하, 미착체화 구리라 함)의 밀착성은 매우 약하고, 구리 착체는 전해액조(16) 속 전해액(E)의 대류에 의해 미착체화 구리, 즉 기판(17) 상의 미착체화 구리로부터 이탈하여 전해액(E) 속에 부유해 버린다. 그러나, 전해액(E)의 대류만으로는 구리착체의 미착체화 구리로부터의 이탈 속도는 느리므로, 구리 착체 제거의 이탈 속도를 빠르게 하기 위해 기판(17) 상에 정반(13)에 부착된 연마 패드(14)를 압박, 미끄럼 이동시켜 Cu막(18) 표면을 와이핑한다. 구체적으로는, 정반(13)을 소정의 압력으로 Cu막(18)의 표면에 압박하고, 상기 정반(13)의 중심축을 중심으로 하여 기판(17)과 평행한 면 내에 있어서 회전 이동시킨다. 이에 의해, 구리 착체의 기판(17)으로부터의 이탈 속도를 향상시켜, 효율적으로 구리 착체를 기판(17)으로부터 이탈시켜 기판(17) 표면을 평탄화할 수 있다. 또, 본 발명에 있어서의 와이핑이라 함은 문지르는 기능, 긁어 내는 기능, 닦는 기능을 포함한다.
그리고, 이와 같은 전해 연마, 와이핑의 사이클을 반복하여 행함으로써 기판(17) 상에 형성된 Cu막(18)이 연마되어 평탄화가 진행된다.
상술한 바와 같은 연마 방법에 의해 Cu막(18)의 연마를 행함으로써 안정적으로 균일한 전류 밀도 분포로 통전이 행해지고, 양호한 연마율, 연마 조건에서의 연마를 행할 수 있다.
또, 상술한 연마 방법에 있어서는, 평탄화 능력을 높이기 위해 도1에 도시한 바와 같이 지립(19)을 포함하는 전해액을 사용할 수도 있다. 전해액에 지립을 혼입하여 와이핑을 행함으로써 보다 효율적으로 구리 착체를 기판(17)로부터 이탈 분리시켜 기판(17) 표면을 평탄화할 수 있다.
또한, 와이핑은 연마 패드(14) 자체를 회전 등 구동시키면서 행해지지만, 와이핑시에는 기판(11)도 패드의 구동 방향과는 반대 방향으로 회전하도록 해도 좋다.
그리고, 본 발명에 있어서는, 상기한 바와 같이 하여 전해 연마를 행할 때에 연마 패드(14)로서 경질 패드를 이용한다. 즉, 본 발명에서는 저압 연마라는 관점으로부터 연마 패드에 경질인 것을 사용함으로써 보다 정밀도가 높은 연마 및 평탄화를 실현할 수 있다.
종래의 Cu CMP 기술은 높은 압력을 인가하기 위해, 피연마재와의 추종성을 갖게 하기 위해 부드러운 연마 패드를 사용하여 피연마재의 면 내의 균일성을 상승시키고 있다. 그로 인해, 어느 정도의 평탄성을 희생시키고 있는 것이 실정이다.
한편, 상술한 바와 같은 연마 원리로 기판 상에 형성된 금속막을 전해 연마와 동시에 패드에서의 와이핑에 의해 평탄화하는 소위 저압 전해 연마의 경우, 전해액과 전해 인가 전압에 의해 미착체화 구리와의 밀착성이 약한 구리 착체가 형성된다. 이로 인해, 저압 전해 연마의 경우에는 Cu CMP로 인가하는 연마 압력인 4 PSI 내지 7 PSI(1 PSI는 대략 70 g/㎠)보다도 보다 저압의 압력으로 연마하는 것이 가능하다. 그리고, 다공성계의 저유전율 재료를 파괴하는 한계라고 불리우고 있는1.5 PSI 이하의 연마 압력으로도 연마하는 것이 가능하고, 또한 그 연마 속도는 대량 생산에서도 적용 범위라 생각되는 연마 속도(＞ 500 ㎚/분)를 충분히 달성할 수 있다. 또한, 1.0 PSI 이하의 연마 압력이라도 대량 생산에 적합한 연마 속도(＞ 5000 A/분)를 달성할 수 있다.
그러나, 통상의 저압 전해 연마는 CMP 기술을 답습한 것으로, 피연마재에의 추종성을 고려하여 발포 폴리우레탄이나 스웨이드계 등의 비교적 부드러운 패드를 이용하고 있으므로, 보다 정밀도가 높은 평탄성을 실현하는 것은 곤란하다.
여기서, 저압 전해 연마에 있어서 연마 패드에 착안하면 저압 전해 연마는 상술한 바와 같이 극저압에서의 연마가 가능하므로, CMP 기술에서 문제가 된 피연마재의 면 내의 균일성을 확보하기 위해 피연마재와 연마 패드의 추종성을 고려할 필요가 없다. 즉, 저압 전해 연마에 있어서는 연마에 의한 균일성을 무시한 설계를 하는 것이 가능하다.
그래서, 본 발명에 있어서는 보다 정밀도가 높은 연마 및 평탄화를 실현하기 위해 연마 패드로서 경질 패드를 이용한다. 경질 연마 패드를 이용함으로써, Cu CMP에서 문제가 되는 이로전, 디싱, 리세스 및 저유전율 재료의 파괴를 효과적으로 억제하는 것이 가능해져 보다 정밀도가 높은 평탄성을 실현할 수 있다.
본 발명에 있어서 사용 가능한 경질 패드의 성질 및 형태에 관하여 구체적인 예를 이하에 나타낸다.
<패드의 물성> (상온시)
경도 : 쇼어(D) 경도로 60 이상
밀도 : 0.80 g/㎤ 이상
압축률 : 1.0 ％ 이하
탄성 회복률 : 70 ％ 이하
압축 강도 : 7 ㎪ 이하(1 ㎜ 두께당 0.01 ％ 압축시)
영율 : 10 ㎪ 이상
<패드의 표면 상태>
표면 거칠기: 연마 지립의 크기와 같은 정도, 표준적으로는 0.2 ㎛ 이하
표면 형상 : 홈 등의 가공은 임의. 단, 홈을 형성하는 경우, 홈 가공부를 칩 사이즈 30 ％ 이하로 한다. 또한, 홈 가공 폭은 5 ㎚ 이하, 홈 높이는 패드 높이의 80 ％ 이하, 또는 10 ㎜ 이하가 바람직하다.
<패드 형태>
크기 : 칩 면적의 4배 이상
<대표적인 패드 재료>
열가소성 수지(폴리에틸렌, 폴리스틸렌, 불소 수지, 폴리염화비닐, 폴리에스테르, 폴리프로필렌, 메타크릴 수지, 폴리카보네이트, 폴리이미드, 폴리아세탈 등), PTFE(폴리테트라플로로에틸렌), PBI(폴리벤조인다졸), PEI(폴리아미드이미드), PPS(폴리페닐렌설파이드), PEEK(폴리에테르에테르케톤), 가이론, 초고분자 폴리에틸렌, 프타로시아닌, 불화그라파이트, 이셀렌화몰리브덴, 이황화텅스텐, 이황화몰리브덴을 이용할 수 있다. 또한, 금속계로서는 Cu보다 이온화 경향이 작은 재료, 예를 들어 은, 파라듐, 이리듐, 백금, 금 등을 이용할 수 있다.
<연마 패드 및 대향 전극의 구성예>
연마 패드(14) 및 대향 전극(15)은, 예를 들어 이하의 제1 구성예 내지 제7 구성예에 나타내는 구성으로 할 수 있다. 또, 도2는 각 구성예의 기본적인 단면 구조를 도시한 단면도이고, 하기의 구성예에 있어서는 도2에 있어서 화살표 A의 방향으로부터 보았을 때의 평면도를 도시하여 설명한다.
(제1 구성예)
제1 구성예는 도3의 평면도에 도시한 바와 같이 대략 링형으로 형성된 연마패드(14a) 중에 상기 연마 패드(14a)의 내경에 대략 동일한 외경을 갖는 원반형으로 형성된 대향 전극(15a)을 끼워 맞추어 배치한 구성예이다.
(제2 구성예)
제2 구성예는 도4의 평면도에 도시한 바와 같이 직육면체로부터 중심부를 대략 직사각형으로 절결한 형상의 연마 패드(14b) 중에 상기 연마 패드(14b)를 절결한 형상과 대략 동일한 형상을 갖는 판형으로 형성된 대향 전극(15b)을 끼워 맞추어 배치한 구성예이다.
(제3 구성예)
제3 구성예는 도5의 평면도에 도시한 바와 같이 대략 원반형으로 형성된 대향 전극(15c)의 외주부에 상기 대향 전극(15c)보다도 매우 작은 직경을 갖는 대략 원반형으로 형성된 연마 패드(14c)를 대향 전극(15c)의 외주에 접하도록 대략 균등하게 배치한 구성예이다.
(제4 구성예)
제4 구성예는 도6의 평면도에 도시한 바와 같이 직육면체로부터 중심부를 대략 원형으로 절결한 형상의 연마 패드(14d) 중에 상기 연마 패드(14d)를 절결한 형상과 대략 동일한 형상을 갖는 원반형으로 형성된 대향 전극(15d)을 끼워 맞추어 배치한 구성예이다.
(제5 구성예)
제5 구성예는 도7의 평면도에 도시한 바와 같이 대략 원반형으로 형성된 대향 전극(15e)의 메인면 상의 중심부 및 외주부에 상기 대향 전극(15e)보다도 훨씬작은 직경을 갖는 원반형으로 형성된 연마 패드(14e)를 대략 균등하게 배치한 구성예이다.
(제6 구성예)
제6 구성예는 도8의 평면도에 도시한 바와 같이 대략 원반형으로 형성된 대향 전극(15f)의 가로에 대략 직육면체 형상으로 형성된 연마 패드(14f)를 대향 전극(15f)으로부터 이격시켜 독립하여 배치한 구성예이다.
(제7 구성예)
제7 구성예는 도9의 평면도에 도시한 바와 같이 대략 원반형으로 형성된 대향 전극(15g)의 외주 근방에 상기 대향 전극(15g)보다도 훨씬 작은 직경을 갖는 원반형으로 형성된 연마 패드(14g)를 배치하고, 상기 연마 패드(14g)가 로테이션하면서 전극 범위를 이동하는 구성예이다.
본 발명에 있어서는, 상술한 바와 같은 경질 패드를 연마 패드로서 이용함으로써, Cu CMP에서 문제가 되는 이로전, 디싱, 리세스 및 저유전율 재료의 파괴를 방지하는 것이 가능해져 이하와 같은 효과를 얻을 수 있다.
우선, 본 발명에 따르면, 종래의 방법과 비교하여 보다 정밀도가 높은 평탄성을 실현할 수 있으므로, 반도체 디바이스의 평탄성 향상을 도모하는 것이 가능하고, 리소그래피에 의한 가공 정밀도의 향상, 배선층 수의 증가에 있어서의 인테그레이션시에 발생하는 불량(배선 단락 등)의 저감에 있어서 유효한 효과를 얻을 수 있다. 그리고, 이들 효과에 의해 반도체 대량 생산 프로세스시에 있어서 수율의 향상을 실현할 수 있다.
즉, 본 발명에 따르면 Cu CMP에 의한 평탄화에서 발생하는 이로전, 디싱, 리세스, 층간 절연막의 파괴 등 결함의 발생이 없어지므로, 소정의 반도체 웨이퍼로부터 보다 많은 양품 칩을 제작할 수 있어 반도체 웨이퍼의 수율을 향상시킬 수 있다. 그 결과, 칩 단가가 실질적으로 상승한 부가 가치가 높은 제품의 제작이 가능해진다. 또한, 상기 수율의 향상은 불량품 칩의 폐기를 억제하는 것으로, 환경적으로도 부가 가치가 높은 것이다.
또한, 본 발명에 따르면, 배선 높이를 설계한대로 정밀도 좋게 가공하는 것이 가능해진다. 이로 인해, 설계 범위를 넘는 전류 밀도가 배선부에 흐르는 일이 없으므로, 일렉트로 마이그레이션(EM) 내성이 열화하는 일이 없어 배선의 신뢰성을 확보할 수 있다.
즉, Cu CMP에 의한 평탄화에서는 이로전 등에 의해 배선 형상이 디바이스 설계와 크게 달라 설계된 디바이스 특성 및 신뢰성을 확보할 수 없지만, 본 발명을 적용함으로써 배선 형상은 디바이스 설계치와 대략 동등한 형상으로 형성하는 것이 가능해지므로 디바이스 특성 및 신뢰성 모두 확보하는 것이 가능하다.
또한, 본 발명에 따르면, 배선 지연 회피를 위한 저유전율 재료의 적용이 가능해지고, 고속 디바이스의 개발 및 대량 생산이 가능해진다. 이에 수반하여, 고부가 가치를 부여할 수 있는 제품 설계가 가능해진다. 즉, 본 발명에 따르면, 반도체 디바이스의 고속화에 수반하는 저유전율막의 층간 절연막 적용이 가능해, 저유전율막을 적용하지 않은 디바이스에 대해 차별화를 도모할 수 있다.
또는, 디자인 룰에 있어서, 종래와 같은 금칙 룰을 설정할 필요가 없어지므로 자유도가 높은 설계가 가능해진다. 즉, Cu CMP에 의한 Cu 평탄화를 행하는 경우에는, 평탄화 후의 형상 변화를 고려한 디바이스 설계를 할 필요가 있었지만, 본 발명의 연마에 의한 Cu 평탄화를 적용함으로써 디바이스 설계와 같은 형상으로 가공하는 것이 가능해지므로 마진없는 설계가 가능해진다. 이에 수반하여, 설계의 자유도가 높아지는 동시에, 여분의 부가 설계가 불필요해진다.
그리고, 연마 패드에 경질인 패드를 이용함으로써 연마 패드(14) 자체의 소모가 적어진다. 이에 의해, 소모품인 연마 패드(14)의 수명이 길어지므로 제조 비용의 저감을 도모할 수 있다.
다음에, 상술한 연마 방법을 반도체 장치의 제조 방법에 적용한 경우에 대해, 반도체 장치의 다마신법에 의한 구리 배선 형성 프로세스에 적용한 경우를 예로 들어 설명한다.
우선, 도10에 도시한 바와 같이, 예를 들어 도시하지 않은 불순물 확산 영역이 적절하게 형성되어 있는 실리콘 등의 웨이퍼 기판(101) 상에, 예를 들어 산화 실리콘으로 이루어지는 층간 절연막(102)을 예를 들어 감압 CVD(Chemical Vapor Deposition)법에 의해 형성한다. 층간 절연막(102)으로서는, CVD법에 의해 형성되는 TEOS(tetra ethyl ortho silicate)막이나 실리콘 질화막 외, 이른바 Low-k(저유전율막) 재료 등을 이용할 수 있다. 여기서, 저유전율 절연막으로서는, SiF, SiOCH, 폴리아릴에테르, 다공성 실리카, 폴리이미드 등이 있다.
다음에, 도11에 도시한 바와 같이 웨이퍼 기판(101)의 불순물 확산 영역으로 통하는 콘택트 홀(CH) 및 웨이퍼 기판(101)의 불순물 확산 영역과 전기적으로 접속되는 소정 패턴의 배선이 형성되는 배선 홈(M)을 공지의 포토리소그래피 기술 및 에칭 기술을 이용하여 형성한다.
다음에, 도12에 도시한 바와 같이 배리어막(103)을 층간 절연막(102)의 표면, 콘택트 홀(CH) 및 배선 홈(M) 내에 형성한다. 이 배리어막(103)은, 예를 들어 Ta, Ti, TaN, TiN 등의 재료를 공지의 스퍼터법에 의해 형성한다. 배리어막(103)은 배선을 구성하는 재료가 구리이고 층간 절연막(102)이 산화 실리콘으로 구성되어 있는 경우에는, 구리는 산화 실리콘에의 확산 계수가 커 산화되기 쉬우므로, 이를 방지하기 위해 설치된다.
다음에, 도13에 도시한 바와 같이 배리어막(103) 상에 구리를 공지의 스퍼터법에 의해 소정의 막 두께로 퇴적시켜 시드막(104)을 형성한다. 시드막(104)은 구리를 배선 홈(M) 및 콘택트 홀(CH) 내에 매립하였을 때에, 구리 입자의 성장을 촉진시키기 위해 형성한다.
다음에, 도14에 도시한 바와 같이 콘택트 홀(CH) 및 배선 홈(M)을 구리로 매립하도록 Cu막(105)을 형성한다. Cu막(105)은, 예를 들어 도금법, CVD법, 스퍼터법 등에 의해 형성한다. 또, 시드막(104)은 Cu막(105)과 일체화한다. Cu막(105)의 표면에는 콘택트 홀(CH) 및 배선 홈(M)의 매립에 따라서 생긴 여분의 Cu막(105)에 의해 요철이 형성되어 있다.
다음에, 층간 절연막(102) 상의 여분의 Cu막(105)을 연마에 의해 제거하여 평탄화한다. 즉, 상술한 Cu막(105)이 형성된 웨이퍼 기판(101)에 대해 연마 공정이 행해지지만, 이 연마 공정에서는 상술한 전해 연마 및 연마 패드에 의한 와이핑을 동시에 행하는 연마를 행한다. 즉, 도15에 도시한 바와 같이 Cu막(105)과 대향 전극(106)을 전해액(E) 속에서 대향 배치한 상태에서 도16에 도시한 바와 같이 Cu막(105)을 양극으로 하여 통전하고, 전해 전류를 흐르게 하여 전해 연마를 행함으로써 Cu막(105) 표면을 양극 산화시켜 구리 착체(107)로 이루어지는 변질층을 형성한다. 동시에, 도17에 도시한 바와 같이 소정 압력, 구체적으로는 2 PSI(1 PSI는 대략 70 g/㎠) 이하의 압력으로 연마 패드(108)를 압박하고, 또한 미끄럼 이동시켜 와이핑을 행하여 구리 착체(107)로 이루어지는 변질층을 제거하고, 도18에 도시한 바와 같이 Cu막(105)의 기초 구리(105a)를 노출시킨다. 여기서, 연마 패드(108)에는 상술한 바와 같은 경질 패드를 이용한다.
이 연마 패드(108)에 의한 와이핑에서는 Cu막(105)의 볼록부의 변질층만이 제거되고, 오목부의 변질층은 그대로 잔존한다. 그리고, 전해 연마를 진행시켜 기초 구리(105a)를 더욱 양극 산화시킨다. 이 때, Cu막(105)의 오목부에는 상술한 바와 같이 구리 착체(107)로 이루어지는 변질층이 잔존해 있으므로, 전해 연마가 진행하지 않고, 그 결과 Cu막(105)의 볼록부만이 연마되게 된다. 이와 같이, 전해 연마에 의한 변질층의 형성과, 와이핑에 의한 변질층의 제거를 반복하여 행함으로써 Cu막(105)이 평탄화되고, 배선 홈(M) 및 콘택트 홀(CH) 내에 Cu 배선이 형성된다.
반도체 장치는 상술한 연마 공정 후에 배리어막(103)의 연마 및 세정이 행해지고, Cu 배선이 형성된 웨이퍼 기판(101) 상에 캡막이 형성된다. 그리고, 상술한 층간 절연막(102)의 형성(도10에 도시)으로부터 캡막의 형성까지의 각 공정을 반복함으로써 다층 배선이 형성된다.
상술한 바와 같이 반도체 장치의 제조 공정 중에 전해 연마와 와이핑을 행하는 연마 방법을 행함으로써 안정적되고 균일한 전류 밀도 분포로 통전되어, 양호한 연마율, 연마 조건으로 연마 종점까지 진행하는 전해 연마에 의해 Cu막(105)의 평탄화가 도모되므로, Cu 잔존이나 오버 연마 등의 발생이 방지된다. 따라서, Cu 배선의 쇼트나 오픈 등의 발생을 억제할 수 있는 동시에, 평활하고 배선 전기 저항이 안정된 면을 형성할 수 있다.
또한, 변질층의 와이핑은 CMP에 비해 대폭으로 낮은 압박 압력으로, 구체적으로는 다공성 실리카 등의 저유전율 재료에 의해 형성된 강도가 낮은 층간 절연막(102)의 파괴 압력보다도 낮은 압박 압력, 예를 들어 2 PSI 이하의 압력으로 행해지므로, 박리 및 균열 등의 층간 절연막(102)의 파괴가 방지된다.
또한, 상술한 반도체 장치의 제조 방법에 있어서는, 평탄화 능력을 높이기 위해 상술한 연마 공정 중에 지립을 포함하는 전해액을 이용할 수도 있다.
또, 반도체 장치의 제조에 있어서의 연마 공정에 한정되지 않고, 금속막을 연마하는 공정을 포함하는 다른 모든 제조 공정 중에 실시할 수 있는 것은 물론 이다.
본 발명에 관한 연마 방법은 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 상기 전해액을 거쳐서 상기 금속막에 통전하는 동시에, 경질 패드로 상기 금속막 표면을 연마함으로써 상기 금속막을 연마하는 것이다.
또한, 본 발명에 관한 연마 장치는 기판 상에 형성된 금속막을 전해액 속에서 연마하는 연마 장치이며, 상기 기판에 대향 배치되는 대향 전극과, 상기 기판을 양극으로 하고 상기 대향 전극을 음극으로 하여 전압을 인가하는 전원과, 상기 기판 상을 미끄럼 이동하여 상기 금속막을 연마하는 경질 패드를 구비하여 이루어지는 것이다.
그리고, 본 발명에 관한 반도체 장치의 제조 방법은 기판 상에 형성된 절연막에 금속 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 상기 배선 홈을 매립하도록 상기 절연막 상에 금속막을 형성하는 공정과, 상기 절연막 상에 형성한 금속막을 연마하는 공정을 갖는 반도체 장치의 제조 방법이며, 상기 금속막을 연마하는 공정에 있어서 상기 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 상기 전해액을 거쳐서 상기 금속막에 통전하는 동시에, 경질 패드로 상기 금속막 표면을 연마함으로써 상기 금속막을 연마하는 것이다.
이상과 같은 본 발명에 관한 연마 방법 및 연마 장치에 따르면, 전해 연마와 와이핑의 복합 작용에 의해 금속막을 연마하므로, 종래의 CMP에 의한 금속막의 평탄화의 경우에 비해 매우 효율적으로 금속막의 볼록부의 선택적 제거 및 평탄화가 가능해진다.
그리고, 본 발명에 관한 연마 장치 및 연마 방법에 따르면, 경질 패드를 이용하여 충분히 낮은 연마 압력으로 와이핑하여 연마하므로, 연마한 금속막에 스크래치, 디싱, 이로전 등이 발생하는 것을 억제하면서 보다 정밀도가 높은 연마를 실현할 수 있다.
또한, 본 발명에 따르면, 충분히 낮은 연마 압력으로도 충분한 연마율을 얻으므로, 반도체 장치의 저소비 전력화 및 고속화 등의 관점으로부터 유전율을 저감시키기 위해 층간 절연막으로서 기계적 강도가 비교적 낮은 저유전율막을 사용한 경우에도 적용 가능하다.
또한, 상술한 연마 방법을 이용한 본 발명에 관한 반도체 장치의 제조 방법은 상술한 연마 방법과 같은 효과를 얻을 수 있으므로, 신뢰성이 높고 양호한 형상을 갖는 금속 배선을 간편하면서 또한 확실하게 형성할 수 있다.
Claims (17)
- 금속막이 형성된 기판과 대향 전극을 전해액 속에 대향 배치시켜 상기 전해액을 거쳐서 상기 금속막에 통전하는 동시에, 경질 패드로 상기 금속막 표면을 연마함으로써 상기 금속막을 연마하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로서 쇼어(D) 경도가 60 이상인 패드를 이용하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로서 밀도가 0.80 g/㎤ 이상인 패드를 이용하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로서 압축률이 1.0 ％ 이하인 패드를 이용하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로서 탄성 회복률이 70 ％ 이하인 패드를 이용하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로서 0.01 ％ 압축시의 1 ㎜ 두께당 압축 강도가 7 ㎪ 이하인 패드를 이용하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로서 영율이 10 ㎪ 이상인 패드를 이용하는 것을 특징으로 하는 연마 방법.
- 제1항에 있어서, 상기 경질 패드로 상기 금속막 표면을 2 PSI 이하의 압력으로 연마하는 것을 특징으로 하는 연마 방법.
- 기판 상에 형성된 금속막을 전해액 속에서 연마하는 연마 장치이며,상기 기판에 대향 배치되는 대향 전극과,상기 기판을 양극으로 하고 상기 대향 전극을 음극으로 하여 전압을 인가하는 전원과,상기 기판 상을 미끄럼 이동하여 상기 금속막을 연마하는 경질 패드를 구비하는 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드의 쇼어(D) 경도가 60 이상인 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드의 밀도가 0.08 g/㎤ 이상인 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드의 압축률이 1.0 ％ 이하인 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드의 탄성 회복률이 70 ％ 이하인 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드의 0.01 ％ 압축시의 1 ㎜ 두께당 압축 강도가 7 ㎪ 이하인 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드의 영율이 10 ㎪ 이상인 것을 특징으로 하는 연마 장치.
- 제9항에 있어서, 상기 경질 패드가 상기 금속막 표면을 2 PSI 이하의 압력으로 연마하는 것을 특징으로 하는 연마 장치.
- 기판 상에 형성된 절연막에 금속 배선을 형성하기 위한 배선 홈을 형성하는 공정과, 상기 배선 홈을 매립하도록 상기 절연막 상에 금속막을 형성하는 공정과, 상기 절연막 상에 형성한 금속막을 연마하는 공정을 갖는 반도체 장치의 제조 방법이며,상기 금속막을 연마하는 공정에 있어서, 상기 금속막이 형성된 기판과 대향전극을 전해액 속에 대향 배치시켜 상기 전해액을 거쳐서 상기 금속막에 통전하는 동시에, 경질 패드로 상기 금속막 표면을 연마함으로써 상기 금속막을 연마하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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