TWI772636B - 倒角置換閘極結構 - Google Patents

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Abstract

本揭露係關於一種半導體結構，特別係關於一種倒角置換閘極結構及其製造方法。該倒角置換閘極結構，包括：一溝槽結構中的一凹入閘極介電材料；在該凹入閘極介電材料上之溝槽結構內的複數個凹入功函數材料；在該溝槽結構內且位於該凹入閘極介電材料及該等複數個凹入功函數材料上的複數個額外功函數材料；在該溝槽結構內及在該等複數個額外功函數材料上方的一閘極金屬，該閘極金屬及該等複數個額外功函數材料具有低於該溝槽結構之頂表面之一平面表面；以及在該閘極金屬及該等複數個額外功函數材料上方之一覆蓋材料。

Description

倒角置換閘極結構
本揭露係關於一種半導體結構，特別係關於倒角置換閘極結構及其製造方法。
積體電路(IC，integrated circuit)晶片包括數層構成之疊層或依序形成之材料層，用以界定主動裝置(例如：FET)及被動裝置(如接線等等)。例如，鰭式場效電晶體(FinFET)包括在半導體材料上形成之閘極介電材料及金屬閘極材料。該等金屬閘極材料將由一覆蓋材料所保護，且側壁間隔件提供在該閘極介電材料及金屬閘極材料之側壁上。源極及汲極區域形成於該閘極材料之側上的該半導體材料之中或之上。
由於FinFET不斷縮小尺寸(例如：22nm及更小)，透過一功函數金屬倒角製程對於達到所欲臨限電壓(Vth)是必要的。然而，該標稱閘極導體(nominal gate conductor(PC))臨界尺寸(CD，critical dimension)對於在該等較小技術節點處之倒角製程及後續金屬填入製程是很困難的。並且，隨著閘極尺寸縮減，閘極電阻增加且需要更多相對於較高電阻功函數金屬(WFM，work-function metal)(諸如：TiN)之低電阻金屬〔諸如：鎢(W)〕。此外，在此等技術節點處，該源極及閘極接觸形成製程可造成至該閘極材料及/或該閘極介電材料之短路。
在本發明所揭露之一態樣中，一結構包含：在一溝槽結構中的一凹入閘極介電材料；在該凹入閘極介電材料上之溝槽結構內的複數個凹入功函數材料；在該溝槽結構內且位於該凹入閘極介電材料及該等複數個凹入功函數材料上的複數個額外功函數材料；在該溝槽結構內及在該等複數個額外功函數材料上方的一閘極金屬，該閘極金屬及該等複數個額外功函數材料具有低於該溝槽結構之頂表面的一平面表面；以及在該閘極金屬及該等複數個額外功函數材料上方之一覆蓋材料。
在本發明所揭露之另一態樣中，一結構包含：一溝槽結構；該溝槽結構之一側壁材料襯墊側壁；在該側壁材料之一表面上之一介電材料，該介電材料具有低於該溝槽結構之一頂表面之一高度；在該介電材料上方提供且具有低於該溝槽結構之頂表面之一高度的複數個凹入功函數閘極材料；在該等複數個凹入功函數閘極材料上方的功函數閘極材料，其中該等功函數閘極材料之一底部接觸在該介電材料上之該側壁材料；以及在該溝槽結構之剩餘部份內及在該等功函數閘極材料之一頂部份上形成之一閘極金屬。
在本發明所揭露之另一態樣中，一方法包含：形成一溝槽結構；形成該溝槽結構之一側壁材料襯墊側壁；在該側壁材料之一表面上形成一介電材料，將該介電材料凹入至低於該溝槽結構之一頂表面之一高度；在該介電材料上方形成複數個功函數閘極材料；將該等複數個功函數閘極材料凹入至低於該溝槽結構之頂表面之一高度；在該等複數個凹入功函數閘極材料上方形成功函數閘極材料，其中該等功函數閘極材料之一底部接觸在該介電材料上之該側壁材料；以及在該溝槽結構之剩餘部份內及在該等功函數閘極材料之一頂部份上形成一閘極金屬。
10:結構
12:鰭片結構
14:介電材料
16:溝槽
18:側壁間隔件
20:閘極介電材料
22:底部叢集
24:P型功函數金屬
26:TiN材料
28:底部叢集金屬
30:閘極材料
32:頂部叢集金屬材料
34:阻障金屬
36:閘極金屬材料
38:凹槽
40:覆蓋材料
42:源極/汲極接觸
本揭露參照所提及之複數個圖式，藉由本揭露之示例具體實施例之非限制性示例描述於下文之實施方式中。
圖1顯示根據本揭露之態樣，除其它特徵外，在介電材料中形成之一溝槽中之閘極介電材料及功函數金屬，以及各別之製造程序。
圖2顯示根據本揭露之態樣，除其它特徵外，倒角(凹入)功函數金屬，以及各別之製造程序。
圖3顯示根據本揭露之態樣，除其它特徵外，在該(等)倒角功函數金屬上方之材料，以及各別之製造程序。
圖4顯示根據本揭露之態樣，除其它特徵外，倒角(凹入)閘極介電材料，以及各別之製造程序。
圖5顯示根據本揭露之態樣，除其它特徵外，該凹入閘極介電材料上方之閘極材料，以及各別之製造程序。
圖6顯示根據本揭露之態樣，除其它特徵外，凹入閘極材料，以及各別之製造程序。
圖7顯示根據本揭露之態樣，除其它特徵外，該等凹入閘極材料上之一覆蓋材料，以及各別之製造程序。
本揭露係關於一種半導體結構，且更特定言之，係關於倒角閘極結構及其製造方法。更特定而言，本揭露提供用於置換金屬閘極技術之一間隔件倒角。有利地，本文所述之該等方法提供改善之裝置及程序控制。例如，本文所述之該等方法造成在自對準接觸(SAC，self-aligned contact)閘極模組中具改善金屬閘極填充負載控制之一結構。此外，本文所述之該等方法顯著地減少或消除在較小技術節點(例如：22nm及更小)之閘極至源極/汲極接觸短路。
在具體實施例中，該閘極結構包含在一基板上方形成之在一 介電層中之一溝槽結構。一凹入高K閘極介電材料位在該溝槽之底部處。一功函數金屬係在該高K閘極介電材料上方。一第一金屬層(TiN)係在該功函數金屬上方及一第二金屬(W)係在該TiN層上方。一罩係在該第二金屬上方。該高K閘極介電質之一頂表面係低於該第二金屬之一底表面。
本揭露之倒角閘極結構可使用許多不同工具以許多方式製造。然而一般而言，該等方法及工具係用來形成尺寸呈微米及奈米規模之結構。用來製造本揭露之倒角閘極結構之該等方法(即技術)已採用自積體電路(IC)技術。例如，該等結構建構在晶圓上，且實現為在一晶圓之頂部上藉由微影蝕刻製程圖案化之材料膜。尤其，該等倒角閘極結構之製造使用三個基本建構區塊：(i)在一基板上沉積材料薄膜，(ii)藉由微影成像在該等膜之頂部施覆經圖案化之遮罩；及(iii)對該遮罩選擇性地蝕刻該等膜。
圖1顯示根據本揭露之態樣，除其它特徵外，具有在一溝槽中之閘極介電材料及功函數金屬之一起始結構，以及各別之製造程序。更特定而言，該結構10包括由半導體材料構成之一鰭片結構12。在具體實施例中，該半導體材料可由包括(但不限於)以下之任何合適材料構成：Si、SiGe、SiGeC、SiC、GaAs、InAs、InP、及其它III/V或II/VI族化合物半導體。在其它具體實施例中，該鰭片結構12可由在絕緣體上矽(SOI，silicon on insulator)晶圓構成。
在具體實施例中，該鰭片結構12可使用習知側壁影像技術(SIT，sidewall image techniques)製造。在一SIT技術之一實例中，一芯軸材料(例如：SiO2)係使用習知的化學氣相沉積(CVD，chemical vapor deposition)製程沉積在該半導體材料上。在該芯軸材料上形成之一光阻經暴露於光以形成一圖案(開口)。通過該等開口進行一反應性離子蝕刻(RIE，Reactive ion etching)以形成該等芯軸。間隔件在該等芯軸之側壁上形成，其較佳為與該等芯軸不同之材料，且其係使用熟知本技術者已知之習知的沉積製程形成。 該等間隔件可具有匹配例如該等鰭片結構12之尺寸的一寬度。該等芯軸係使用習知的蝕刻製程對該芯軸材料選擇性地移除或剝離。接著在該等間隔件之間隔內進行蝕刻以形成次微影特徵。接著可剝離該等側壁間隔件。
再參照圖1，在一習知虛置閘極形成製程後，在該鰭片結構12上沉積一介電材料14。該介電材料14可為使用一習知沉積方法(例如：化學氣相沉積(CVD))，接著進行一抛光製程〔例如：化學機械抛光(CMP，chemical mechanical polishing)〕之任何層間介電材料，諸如氧化物。
更特定言之，在具體實施例中，藉由沉積多晶矽材料，接著進行一圖案化製程〔例如：習知互補式金氧半導體(CMOS，Complementary Metal-Oxide-Semiconductor)微影及蝕刻製程〕，在該等鰭片結構12上形成該虛置閘極。接著在該圖案化多晶矽材料之側壁上沉積一間隔件材料，接著可藉由一習知各向異性蝕刻製程移除在該基板(例如：鰭片結構12)上之間隔件材料。藉由移除該虛置閘極材料(例如：多晶矽材料)，在該介電材料14中形成一溝槽16。在具體實施例中，在圖案化多晶矽材料之該等側壁上沉積之側壁間隔件18現將為該溝槽16之側壁。在具體實施例中，作為一實例，該側壁間隔件18可為SiN材料，其由任何習知沉積製程(例如：CVD製程)沉積。
圖1另外顯示在該側壁間隔件18及該介電材料14之上表面上方在該溝槽16中沉積之一閘極介電材料20。在具體實施例中，該閘極介電材料20可為高k介電材料。例如，該閘極介電材料20可為HfO2、Al2O3、Ta2O3、TiO2、La2O3、SrTiO3、LaAlO3、ZrO2、Y2O3、Gd2O3，及包括其多層之組合。作為一實例，該閘極介電材料20可藉由原子層沉積(ALD，Atomic layer deposition)製程沉積至約1.5nm之厚度；但本文亦考量其它尺寸。
視所需裝置性能而定，多重材料22、24、26(例如：功函數材料)在該閘極介電材料20上沉積成不同厚度。在具體實施例中，該等多重材料22、24、26可為金屬層，例如：一底部叢集22之TiN材料、一P 型功函數金屬24及TiN材料26；但本文亦考量其它金屬或非晶質材料(a-Si)。該等不同材料22、24、26可藉由一ALD覆蓋式沉積製程沉積至某種厚度，視該溝槽16之起始寬度而定。例如，該等材料22、24及26之組合可具有約10nm之厚度。
在圖2中，使用一選擇性蝕刻化學將該等材料22、24、26凹入至該溝槽16內，該選擇性蝕刻化學將不會侵蝕該閘極介電材料20。以此方式，僅將該等材料22、24、26凹入，將該閘極介電材料20留在溝槽16之該等側壁上。在具體實施例中，該等材料22、24、26可經凹入至該鰭片結構12之表面上約10nm；但視該裝置性能需求而定，本文亦考量其它尺寸。
如圖3所示，一底部叢集金屬28係沉積在該等凹入材料22、24、26及該閘極介電材料20上。該等凹入材料22、24、26上之該底部叢集金屬28之沉積將造成一單階配置(如在圓中標示為「S」所示)。在具體實施例中，該金屬28可為例如：TiN。該金屬28可藉由習知覆蓋式沉積製程(例如：CVD)沉積。
在圖4中，該金屬28及該閘極介電材料20係自該溝槽16之側壁凹入(倒角)。如所示，該凹入金屬28及該閘極介電材料20為在該等凹入材料22、24、26上之相同高度處。此凹入將確保在該溝槽16中有適當的空間用於一自對準接觸置換閘極結構之後續的金屬材料填充(例如：功函數材料及鎢金屬)。在具體實施例中，該金屬28及該閘極介電材料20可使用習知微影及蝕刻製程移除。例如，沉積在該結構上方之一遮罩/光阻將經圖案化以暴露該金屬28及該閘極介電材料20，同時保護該等側壁間隔件18及介電材料14。接著將所暴露金屬28及閘極介電材料20使用一選擇性化學進行一蝕刻製程，以部份地移除此等材料至該溝槽16內的一預定深度。接著使用習知剝離劑(stripant)製程移除該遮罩/光阻。
在圖5中，閘極材料30(例如：一功函數金屬)沉積在該 功函數金屬28及該等側壁間隔件18上。此外，該閘極材料30將覆蓋該閘極介電材料20。以此方式，在後續處理步驟期間，現在完全地覆蓋(例如：保護)該閘極介電材料20。在具體實施例中，該閘極材料30(例如：一功函數金屬)係一N型功函數金屬(例如：TiAlC)。
一頂部叢集之金屬材料32沉積在該功函數金屬30上且一阻障金屬34沉積在該頂部叢集之金屬材料32上。在具體實施例中，作為一實例，該頂部叢集之金屬材料32可為一或多層TiN。該阻障金屬34亦可為例如TiN；但本文亦考量其它阻障金屬。該等金屬材料32、34在該等凹入材料22、24、26、28上之沉積將造成雙階配置(如在圓中標示為「2S」所示)。
由於在該溝槽中之材料的凹入，可留下足夠的空間用於沉積閘極金屬材料36。例如，該溝槽16之剩餘部份可具有約4nm之一寬度，填充有該閘極金屬材料36。以此方式，現在可具有用於較小技術節點(例如：22nm及更小)之在自對準接觸(SAC)閘極模組中之經改善填充負載控制。在具體實施例中，該閘極金屬材料36為鎢(W)。
參照圖6，使用一習知CMP製程將該功函數金屬30、頂部叢集之金屬材料32、阻障金屬34、及閘極金屬材料36平面化。在該平面化製程之後，將該等材料30、32、34及36凹入，如參照數字38所示。以此方式，該功函數金屬30、頂部叢集之金屬材料32、阻障金屬34、及閘極金屬材料36將形成一凹入、單一平面表面。在具體實施例中，可使用一無遮罩製程以對該等材料30、32、34及36具高選擇性蝕刻化學將該等材料30、32、34及36凹入。以此方式，將金屬材料30、32、34及36凹入至低於該等側壁間隔件18之一表面下(形成凹槽38)。在具體實施例中，可將該等材料30、32、34及36凹入至約15nm至約25nm之一深度。此凹入製程將降低該等金屬材料30、32、34及36之高度，確保源極/汲極接觸金屬將不會對該閘極材料本身短路。
圖7顯示在該凹槽38內沉積之一覆蓋材料40。在具體實施例中，該覆蓋材料40為使用一習知CVD製程沉積之SiN材料。該SiN材料可藉由CMP製程來平面化。在具體實施例中，在源極/汲極接觸形成期間，該覆蓋材料40將保護下方材料30、32、34及36(材料30、32、34及36亦保護該閘極介電材料20)。
在該CMP製程之後，源極/汲極接觸42形成於該介電材料14中，在該等側壁間隔件18之側上。該等源極/汲極接觸42可藉由習知接觸形成製程形成，例如：在藉由該蝕刻製程形成之溝槽中微影、蝕刻及沉積金屬材料。有利地，該等凹入閘極材料(例如：金屬材料及閘極介電材料)在形成該等源極/汲極接觸42期間將不會變為暴露的，去除了在該等源極/汲極接觸42及該等閘極材料之間的任何短路，且尤其對該閘極介電材料20(其目前凹入至遠低於該介電材料14之表面下)的任何短路形成。
如上述之該(等)方法用於製造積體電路晶片。所得積體電路晶片可以原晶圓形式(即，作為一單一晶圓，其具有多個未封裝晶片)、作為一裸晶粒、或以封裝形式由製造者分配。在後者情況下，該晶片係安裝在一單晶片封裝中(諸如一塑膠載體，具有固定在母板或其它較高級載體之導線)或在一多晶片封裝中(諸如一陶瓷載體，其具有表面互連或埋入互連之任一者或兩者)。在任何情況下，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合為(a)一中間產品，諸如母板，或(b)一最終產品任一者之部分。該最終產品可係任何產品，其包括積體電路晶片，範圍自玩具及其它低端應用至具有顯示器、鍵盤或其它輸入裝置及一中央處理器之先進電腦產品。
本揭露之各種具體實施例之描述已以例示之目的呈現，但未意欲窮盡或限制於所揭露之該等具體實施例。在不背離所描述之具體實施例之範疇及精神下，許多修正及變化對於熟習本技術者係顯而易見的。本文所用之術語經選擇以最佳說明該等具體實施例之原理、實際應用或市面 上所見之技術上之技術改善，或使熟習本技術之其他者可了解本文所揭示之該等具體實施例。
12:鰭片結構
14:介電材料
18:側壁間隔件
20:閘極介電材料
22:底部叢集
24:P型功函數金屬
26:TiN材料
28:底部叢集金屬
30:閘極材料
32:頂部叢集金屬材料
34:阻障金屬
36:閘極金屬材料
38:凹槽
40:覆蓋材料
42:源極/汲極接觸

Claims (18)

  1. 一種半導體結構，其包含：一溝槽結構中的一凹入閘極介電材料；在該凹入閘極介電材料上之溝槽結構內的複數個凹入功函數材料；在該溝槽結構內且位於該凹入閘極介電材料及該等複數個凹入功函數材料上的複數個額外功函數材料；在該溝槽結構內及在該等複數個額外功函數材料上方的一閘極金屬，該閘極金屬及該等複數個額外功函數材料具有低於該溝槽結構之頂表面之一平面表面；在該閘極金屬及該等複數個額外功函數材料上方之一覆蓋材料；以及在該等複數個額外功函數材料及該等複數個凹入功函數材料之間之一金屬材料；其中該金屬材料包括在該等複數個凹入功函數材料內轉變的一階式特徵；以及其中該等複數個額外功函數材料具有與該凹入閘極介電材料及沿著該溝槽結構之側壁的側壁材料直接接觸之一較低層。
  2. 如申請專利範圍第1項所述之結構，其中該等複數個額外功函數材料之一頂層為TiN。
  3. 如申請專利範圍第1項所述之結構，其中該金屬材料及該凹入閘極介電材料沿該溝槽結構之一側壁具有相同高度。
  4. 如申請專利範圍第1項所述之結構，其中該等複數個額外功函數材料包括一雙階式特徵。
  5. 如申請專利範圍第1項所述之結構，其中在該等複數個額外功函數材料下，該凹入閘極介電材料與該側壁材料直接接觸。
  6. 如申請專利範圍第1項所述之結構，其中該側壁材料為SiN。
  7. 一種半導體結構，其包含：一溝槽結構中的一凹入閘極介電材料；在該凹入閘極介電材料上之溝槽結構內的複數個凹入功函數材料；在該溝槽結構內且位於該凹入閘極介電材料及該等複數個凹入功函數材料上的複數個額外功函數材料；在該溝槽結構內及在該等複數個額外功函數材料上方的一閘極金屬，該閘極金屬及該等複數個額外功函數材料具有低於該溝槽結構之頂表面之一平面表面；在該閘極金屬及該等複數個額外功函數材料上方之一覆蓋材料；以及在該等複數個額外功函數材料及該等複數個凹入功函數材料之間之一金屬材料；其中該金屬材料包括在該等複數個凹入功函數材料內轉變的一階式特徵；以及其中該等複數個額外功函數材料包括具有該階式特徵的三層材料。
  8. 如申請專利範圍第1項所述之結構，其中該閘極金屬為鎢。
  9. 一種半導體結構，其包含：一溝槽結構；一側壁材料，其直接接觸且襯墊該溝槽結構之側壁；一介電材料直接位於該側壁材料之一側邊表面上，該介電材料具有低於該溝槽結構之一頂表面的一高度；複數個凹入功函數閘極材料，其在該介電材料上方提供且具有低於該溝槽結構之頂表面的一高度；在該等複數個凹入功函數閘極材料上方之功函數閘極材料，其中該等功函數閘極材料之底部與在該介電材料上之該側壁材料直接接觸，且該等功函數閘極材料之底部與該介電材料上部直接接觸；在該等功函數閘極材料上方形成的閘極金屬；以及在該溝槽結構之剩餘部份內及在該等功函數閘極材料之一頂部份上的一覆蓋材料。
  10. 如申請專利範圍第9項所述之結構，其中該等複數個凹入功函數閘極材料具有低於該介電材料之一高度。
  11. 如申請專利範圍第9項所述之結構，其進一步包含在該等複數個凹入功函數閘極材料上之一底部叢集材料。
  12. 如申請專利範圍第11項所述之結構，其中該底部叢集材料接觸該介電材料。
  13. 如申請專利範圍第12項所述之結構，其中該底部叢集材料具有等於在該溝槽內之該介電材料之高度的一高度。
  14. 如申請專利範圍第12項所述之結構，其中該底部叢集材料包含TiN。
  15. 如申請專利範圍第13項所述之結構，其中該所形成之閘極金屬及該等功函數閘極材料中之每一層係凹入至低於該溝槽結構之頂表面下，且一覆蓋層提供在該所形成之閘極金屬及該等功函數閘極材料之每一層上。
  16. 如申請專利範圍第15項所述之結構，其中該閘極金屬之一表面及該等功函數閘極材料之每一層形成一單一平面表面，該側壁材料完全襯墊該溝槽結構之側壁上，並且該覆蓋材料與側壁材料共平面，並且該覆蓋材料與該等功函數閘極材料和該閘極金屬的每一層直接接觸。
  17. 一種半導體結構的製造方法，其包含：形成一溝槽結構；形成一側壁材料，其直接接觸且襯墊該溝槽結構之側壁；在該側壁材料之一側邊表面上直接形成一介電材料；將該介電材料凹入至低於該溝槽結構之一頂表面的一高度；在該介電材料上方形成複數個功函數閘極材料；將該等複數個功函數閘極材料凹入至低於該溝槽結構之頂表面的一高度；在該等複數個凹入功函數閘極材料上方形成功函數閘極材料，其中 該等功函數閘極材料之一底部直接接觸在該介電材料上之該側壁材料，且，且該等功函數閘極材料之底部直接接觸該介電材料上部；形成一閘極金屬於該等功函數閘極材料上方；以及形成一覆蓋材料於該溝槽結構之剩餘部份內及在該等功函數閘極材料之一頂部份上。
  18. 如申請專利範圍第1項所述之結構，進一步包含一側壁材料，其完全襯墊並直接接觸該溝槽的側壁，其中：該凹入介電材料直接接觸該側壁材料的下部；該等複數個凹入功函數材料中的最底部功函數材料直接接觸在該凹入介電材料頂表面下方的該凹入介電材料；該等複數個凹入功函數材料具有彼此平坦的上表面；具有該階式特徵的一金屬材料與該等複數個凹入功函數材料中的最頂部功函數材料直接接觸；以及該等複數個額外功函數材料具有雙階式特徵，其中最底部的該等額外功函數材料直接接觸該凹入介電材料及該側壁材料。
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