CN202721115U - 一种半导体结构 - Google Patents

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Abstract

本实用新型提供了一种半导体结构，该半导体结构包括衬底、栅极堆叠、第一介质层、第二介质层和接触塞，其中：所述源/漏区嵌于所述衬底中；所述栅极堆叠形成在所述衬底之上；所述第一介质层覆盖所述源/漏区，所述第二介质层覆盖所述第一介质层或者所述第一介质层和所述栅极堆叠；所述接触塞嵌于所述第一介质层和所述第二介质层中，嵌于所述第二介质层中的所述接触塞的截面面积小于嵌于所述第一介质层中的所述接触塞的截面面积。所述半导体结构还包括接触层，所述接触层接于所述源/漏区且只夹于所述接触塞与所述源/漏区之间。利于减小接触电阻。

Description

一种半导体结构
技术领域
本实用新型涉及半导体结构的制造领域，尤其涉及一种半导体结构。 
背景技术
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，相应地，源/漏区与金属电极相接触的面积也被缩小，这种缩小的接触面积导致接触电阻的显著增加。 
如图9中所示，在现有技术美国专利申请US2010/010904A1中提出一种降低源/漏区接触电阻的方法，该方法的步骤如下： 
刻蚀源/漏区116上方的第一介质层110，形成倒锥形的接触孔130，暴露出源/漏区116； 
采用离子注入的方式，通过接触孔对源/漏区116进行预非晶化处理，形成局部非晶硅区域114； 
用硼对源/漏区进行掺杂离子注入； 
然后在接触孔底部非晶化的区域镀上一层金属； 
执行退火使得金属与非晶硅接触的部分发生反应形成金属硅化物层124，而金属硅化物下层还残余有未发生反应的非晶硅； 
接着除去未发生硅化的多余的金属，并填充金属电极。 
由于在源/漏区与金属电极之间存在金属硅化物与非晶硅层的过渡能够有效地降低源/漏区与金属电极之间的电阻率，进而减小接触电阻。 
但是，在上述现有技术工艺中，随着器件尺寸减小，接触孔底部面积仍然随之减小，接触电阻减小的程度有限。为了进一步提高半导体结构的性能，需要增大接触孔底部面积，以便于形成更大的接触面积从而进一步减小接触电阻。 
实用新型内容
针对上述缺点，本实用新型的目的在于提供一种半导体结构的制造方法，在制造半导体结构的过程中可增大接触塞与源/漏区的接触面积，以减少接触电阻。 
为了解决上述技术问题，本实用新型提供了一种制造半导体结构的方法，该方法包括： 
a)提供包括源/漏区的衬底，在所述衬底之上形成栅极堆叠在所述衬底之上形成覆盖所述源/漏区和栅极堆叠的第一介质层； 
b)在所述第一介质层之上或者在所述第一介质层和所述栅极堆叠之上形成第二介质层，所述第二介质层的材料与所述第一介质层的材料不同； 
c)刻蚀所述第二介质层，以形成到达所述第一介质层的第一接触孔； 
d)通过所述第一接触孔刻蚀所述第一介质层形成到达所述源/漏区第二接触孔，所述第二接触孔的截面面积大于所述第一接触孔的截面面积； 
e)在以导电材料填充所述第一接触孔和所述第二接触孔后，平坦化所述导电材料以暴露所述第二介质层，以形成接触塞，使嵌于所述第二介质层中的所述接触塞的截面面积小于嵌于所述第一介质层中的所述接触塞的截面面积。 
相应地，本实用新型还提供了一种半导体结构，该半导体结构包括衬底、栅极堆叠、第一介质层、第二介质层和接触塞，其中： 
所述源/漏区嵌于所述衬底中； 
所述栅极堆叠形成在所述衬底之上； 
所述第一介质层覆盖所述源/漏区，所述第二介质层覆盖所述第一介质层或者所述第一介质层和所述栅极堆叠； 
所述接触塞嵌于所述第一介质层和所述第二介质层中，嵌于所述第二介质层中的所述接触塞的截面面积小于嵌于所述第一介质层中的所述接触塞的截面面积。 
采用本实用新型提供的半导体结构及其制造方法，通过使第二接触孔的横截面积大于第一接触孔的横截面积，可形成接触区较大的接触塞，减小了 接触塞与源/漏区的接触电阻；此外，在形成接触塞时，在栅极上覆盖了第二介质层，利于减少由于接触孔定位不准并过刻蚀导致的栅极堆叠和源漏极之间发生短路的可能性。 
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显： 
图1是根据本实用新型的半导体结构的制造方法的一个具体实施方式的流程图； 
图2至图8是根据图1示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖视结构示意图；以及 
图9是美国专利申请US2010/010904A1中提出一种降低源/漏区接触电阻的半导体结构的示意图。 
附图中相同或相似的附图标记代表相同或相似的部件。 
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的实施例作详细描述。 
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。 
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述 的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。 
下面首先对本实用新型提供的半导体结构进行概述，请参考图7和图8，该半导体结构包括衬底100、栅极堆叠、侧墙400(本文件中仅明示包含侧墙400的半导体结构示例，但在其他实施例中，也可不包含侧墙400)、第一介质层300、第二介质层500和接触塞800，其中： 
所述源/漏区230形成于所述衬底100中； 
所述栅极堆叠形成在所述衬底100之上，所述侧墙400形成在所述栅极堆叠的侧壁上； 
所述第一介质层300覆盖所述源/漏区230，所述第二介质层500覆盖所述第一介质层300或者所述第一介质层300和所述栅极堆叠； 
所述接触塞800嵌于所述第一介质层300和所述第二介质层500中，嵌于所述第二介质层500中的所述接触塞800的截面面积小于嵌于所述第一介质层300中的所述接触塞800的截面面积。具体地，所述栅极堆叠包括栅金属210和栅极介质层220，接触塞800的材料是W、Al、TiAl合金或其组合。 
可选地，所述接触塞800与所述源/漏区230之间具有接触层700，所述接触层700接于所述源/漏区230，特别地，所述接触层700可只夹于所述接触塞800与所述源/漏区230之间，以衬底100是硅衬底来举例，接触层700可以是硅化镍、硅化钛、硅化钴或硅化铜等金属硅化物。此外，所述第一接触孔510的侧壁和/或所述第二接触孔310的侧壁具有衬层，所述接触塞800与所述源/漏区230之间具有衬层(所述衬层在图中未示出，该衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合，接触塞800通过该衬层和源/漏区230形成电连接)。 
在本实用新型的一些具体实施方式中，源/漏区230为提升源/漏区(即源漏区230的顶部外延并高出所述栅极堆叠底部)，则第二接触孔310延伸到源/漏区230内部与所述栅极堆叠底部齐平的位置处(本文内，术语“齐平”或“共面”意指两者之间的高度差在工艺误差允许的范围内)。当然在另一些具体实施方式中，源/漏区230不是提升源/漏区，第二接触孔310的底部与所述栅 极堆叠的底部齐平。所述接触层700与所述源/漏区230之间还可存在共形的非晶化物层。所述“共形”是指非晶化物层厚度均匀并与第二接触孔230底部和侧壁的形状一致。 
可选地，在本实用新型的一些具体实施方式中，第一介质层300的材料是氟硅玻璃、硼磷硅玻璃、磷硅玻璃、无掺杂氧化硅玻璃、氮氧化硅、低k材料或其组合(如，第一介质层300可具有多层结构，相邻的两层材料不同)。第二介质层500材料的选取范围同第一介质层300，不再赘述。优选地，第二介质层500的材料是SiN。在其他一些具体实施方式中，第一介质层也可和第二介质层的材料相同。 
下文对该半导体结构的制造方法进行阐述。 
请参考图1，该方法包括： 
步骤S100，提供包括源/漏区230的衬底100，在所述衬底之上形成栅极堆叠，所述栅极堆叠包括栅极介质层和金属栅层，在所述栅极堆叠的侧壁形成侧墙。 
步骤S101，在衬底上形成覆盖源/漏区和栅极堆叠的第一介质层； 
步骤S102，在第一介质层之上或所述第一介质层和所述栅极堆叠之上形成第二介质层，该第二介质层的材料与所述第一介质层的材料不同； 
步骤S103，刻蚀第二介质层以形成到达所述第一介质层的第一接触孔； 
步骤S104，通过所述第一接触孔510刻蚀所述第一介质层300形成到达所述源/漏区230第二接触孔310，所述第二接触孔310的截面面积大于所述第一接触孔510的截面面积； 
步骤S105，在以导电材料填充所述第一接触孔510和所述第二接触孔310后，平坦化所述导电材料以暴露所述第二介质层500，以形成接触塞800，使嵌于所述第二介质层500中的所述接触塞800的截面面积小于嵌于所述第一介质层300中的所述接触塞800的截面面积。 
下面结合图2至图8对步骤S100至步骤S105进行说明。需要说明的是，本实用新型各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。需要指出的是，在步骤S100之后，已经形成半导体器件，参考图2，其中该半导体器件包括：衬底100、衬底100内形成的源/漏区230、衬底100 上形成的栅极堆叠、在栅极区侧壁处形成的侧墙400。 
在本实施例中，衬底100包括硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。 
源/漏区230可以通过向衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区230可以是P型掺杂的SiGe，对于NMOS来说，源/漏区230可以是N型掺杂的Si。源/漏区230可以由包括光刻以及离子注入、扩散和/或其他合适工艺的方法形成。在本实施例中，源/漏区230在衬底100内部，在其他一些实施例中，源/漏区230可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部。 
可选地，在执行步骤S100时，形成栅极堆叠，在前栅工艺(gate first)中，栅极堆叠包括栅极和承载栅极的栅介质层220；在后栅工艺(gate last)中，栅极堆叠包括伪栅和承载伪栅的栅介质层220。特别地，在栅极堆叠的侧壁上形成侧墙400，用于将栅极隔开。侧墙400可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙400可以具有多层结构。侧墙400可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。 
参考图1和图2，执行步骤S101，在衬底100上形成覆盖所述源/漏区230、栅极堆叠、侧墙400的第一介质层300(如图所示，栅极堆叠之间也被第一介质层300填充)。第一介质层300可以通过化学气相沉积(Chemical vapordeposition，CVD)、高密度等离子体CVD或其他合适的方法形成在衬底100上。第一介质层300的材料可以包括氟硅玻璃、BPSG(硼磷硅玻璃)、PSG(磷硅玻璃)、USG(无掺杂氧化硅玻璃)、氮氧化硅、低k材料或其组合(如，第一介质层300可具有多层结构，相邻的两层材料不同)。后续第二介质层500材料的选取范围同第一介质层300，不再赘述。第一介质层300的厚度范围大约是40nm-150nm。 
在本实施例中，对该第一介质层300和栅极堆叠进行化学机械抛光(Chemical-mechanical polish，CMP)的平坦化处理，如图2所示，使得该栅 极堆叠的上表面与所述第一介质层300上表面共面，并露出所述栅极堆叠顶部和侧墙400。当所述栅极堆叠包括伪栅极的情况下，可以执行替代栅工艺。具体来说，首先除去伪栅极，再在去除伪栅极后形成的凹槽中沉积金属栅层，再对金属栅层进行平坦化处理，使其顶部与第一介质层300共面。所述栅极介质层220位于衬底100上，其可以是热氧化层，包括氧化硅、氮氧化硅，也可为沉积而成的高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合，栅极介质层220的厚度大约为1nm-3nm。通过沉积例如TaC，TiN，TaTbN，TaErN，TaYbN，TaSiN，HfSiN，MoSiN，RuTax，NiTax来在所述栅极介质层220上形成功函数金属层(即栅金属210)，其厚度大约为10nm-20nm。本实施例中，第一介质层300的上表面与栅金属210的上表面齐平；在其他实施例中，第一介质层300的上表面可高于栅金属210的上表面。对于第一介质层300的上表面可高于栅金属210的上表面的实施例，需在后续形成嵌于第一介质层300中的第二接触孔时，控制工艺，使覆盖栅金属210的第一介质层300不被去除即可。 
参考图1和图3，执行步骤S102，形成第二介质层500。第二介质层500可以通过化学气相沉积(Chemical vapor deposition，CVD)、ALD(原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积(PLD)或其他合适的方法形成在第一介质层300之上，或第一介质层300和栅极堆叠之上。优选地，第二介质层500的材料可以是SiN。此处需要说明的是，第二介质层500和第一介质层300选择不同的材料是为了进行选择性刻蚀，在刻蚀第一介质层300时减小对第二介质层500覆盖的区域的损伤。 
接下来执行步骤S103，刻蚀第二介质层以形成第一接触孔。参考图1、图4和图5，首先在第二介质层500上覆盖一层光刻胶层600，对该光刻胶层600进行曝光构图，形成小孔，该小孔的位置在源/漏区230上方，对应要形成所述第一接触孔510的位置。如图5所示，使用光刻法对第二介质层500进行选择性刻蚀并停止于第一介质层300上，以形成第一接触孔510，优选地，本实例中使用各向异性刻蚀。在本实施例中，可以使用包括但不限于干式刻蚀或湿式刻蚀等工艺形成第一接触孔510。如图5所示，第一接触孔510形成后，使第二介质层500下方的第一介质层300暴露，因此可以进行下一步骤S104的处理。 
执行步骤S104，刻蚀第一介质层以形成第二接触孔。结合图1和图6参考，通过第一接触孔510，可以选择性地刻蚀第一介质层300以形成第二接触孔310。具体地，该第二接触孔310的刻蚀方式可以为干式刻蚀、湿式刻蚀或根据制造需要选择合适的刻蚀方式。第二接触孔310形成后，使衬底100中的源/漏区230暴露，便于进行下一步骤S105的处理。在本实施例中，也可先进行各向异性刻蚀工艺刻蚀部分第一介质层300，形成孔径与第一接触孔510基本相等的小孔，然后使用各向同性刻蚀工艺扩大所述小孔，形成截面面积大于第一接触孔510的第二接触孔310。在其他的一些实施例中，可以选择合适的刻蚀方法形成第二接触孔310，例如直接采用各向同性刻蚀(如干法刻蚀或湿法刻蚀)工艺形成第二接触孔510，使第二接触孔310的内径或截面面积大于第一接触孔510的内径或截面面积即可。所形成的第二接触孔310不一定具有上下均匀的内径，由于第二接触孔310上端受到蚀刻的时间比下端受蚀刻的时间长，因此所形成的与源/漏区230接触的第二接触孔310下端内径或截面面积可能比上端的内径或截面面积要小，但是需要保证与源/漏区230相接触的第二接触孔310的下端内径或截面面积大于第一接触孔510的内径或截面面积。由于栅极堆叠被第二介质层500和侧墙400所保护，因此即使在形成第二接触孔310时进行过刻蚀也不易导致栅极与源漏极的短路。第二接触孔310底部与源/漏区230接触面积的增大可以有效地降低接触电阻。 
如果源/漏区230是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则第二接触孔310可以形成到源/漏区230内部与栅极堆叠底部齐平的位置为止，这样当在第二接触孔310内形成接触塞800时，该接触塞800可以通过第二接触孔310的部分侧壁和底部与源/漏区230接触，从而进一步增加接触面积和降低接触电阻。 
可选地，在执行步骤S104后，在暴露的源/漏区230上形成接触层700(例如对于硅衬底来说，接触层700是金属硅化物)。参考图7，第二接触孔310的下部是暴露的源/漏区230，在该源/漏区230上沉积金属，进行退火处理后形成接触层700。具体地，首先，通过第二接触孔310，采用离子注入、沉积非晶化物或者原位掺杂生长的方式，对暴露的源/漏区进行预非晶化处理，形成局部非晶区域。由于离子注入方法容易导致末端缺陷，因此在 本实用新型中优选使用沉积非晶化物或者原位掺杂生长方式来形成非晶化物。然后利用金属溅镀方式或化学气相沉积法，在该非晶区域上形成的金属层，优选地，该金属可以是镍。该金属也可以是其他可行的金属，例如Ti或Co等。随后对半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本实用新型的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000℃以上的温度进行微秒级激光退火，使所述沉积的金属与该源/漏区230内形成的非晶化物发生反应形成接触层700，根据沉积的金属层不同，该接触层700可以是硅化镍、硅化钛、硅化钴或硅化铜或其他金属硅化物(以硅衬底为例)。最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物700的好处是可以减小接触塞800与源/漏区230之间的电阻率，进一步降低接触电阻。在去除未反应的金属层时，栅极上形成有第二介质层500，减小了对栅极的损伤。 
结合图1和图8，执行步骤S105，在第一接触孔510和第二接触孔310内填充导电材料(如金属)。如图8所示，在第一接触孔510和第二接触孔310内通过沉积的方式形成接触塞800，接触塞800填充在第一接触孔510和第二接触孔310内部，接触塞800可通过在衬底100中暴露的源/漏区230上形成的接触层700(例如金属硅化物)与衬底100中暴露的源/漏区230形成电连接，并且经第一接触孔510贯穿所述第二介质层500并露出的上部分。优选地，接触塞800的材料为W。当然根据半导体的制造需要，接触塞800的材料可以是W、Al、TiAl合金中任一种或其组合。在填充接触塞800之前，可以在第一接触孔510的侧壁和第二接触孔310的侧壁以及底部形成衬层(未在图中示出)，该衬层可以通过ALD、CVD、PVD等沉积工艺形成，该衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合。 
可选地，在步骤S105执行后，在本实施例中，对第二介质层500和接触塞800进行化学机械抛光(Chemical-mechanical polish，CMP)处理，如图8所示，使所述第二介质层500的上表面与所述接触塞800共面，并露出所述接触塞800。 
可选地，根据半导体结构的制造需求，可以通过光刻工艺在该第二介质 层500上对应于接着栅极堆叠的位置形成栅极接触孔然后在该接触孔中沉积接触金属形成接触塞；接着可以在本实施例的半导体结构上形成金属互联层，该金属互联层的布置方式用于有选择地连接所述栅极堆叠处的接触塞或所述源/漏区230处的接触塞800，形成不同的半导体结构的内部电路结构满足不同的制造需求。 
实施本实用新型提供的半导体结构的制造方法，通过在第一介质层300上覆盖第二介质层500，先在第二介质层500中形成内径较小的第一接触孔510，再刻蚀第一介质层300形成内径较大的第二接触孔310，最后在第一接触孔510和第二接触孔310内部填充接触塞800。由于第二介质层500和侧墙400很好地将栅极堆叠保护起来，因此避免了现有技术中在刻蚀第一介质层时由于过刻蚀导致的接触塞与栅极短路的情况，由于连接源漏极的接触塞800上部分露出面积较小，距离栅极较远，因此在后续形成栅极的接触孔时容易避免栅极与源漏极的短路，并方便后续工艺的进行。而金属下部分与衬底100的接触面积比较大，整体减小了接触塞与源/漏区之间的电阻，提高了半导体结构的性能。 
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。 
此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本实用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。 

Claims (9)

1.一种半导体结构，其特征在于，该半导体结构包括衬底（100）、栅极堆叠、第一介质层（300）、第二介质层（500）和接触塞（800），其中：
所述源/漏区（230）嵌于所述衬底（100）中；
所述栅极堆叠形成在所述衬底（100）之上；
所述第一介质层（300）覆盖所述源/漏区（230），所述第二介质层（500）覆盖所述第一介质层（300）或者所述第一介质层（300）和所述栅极堆叠；
所述接触塞（800）嵌于所述第一介质层（300）和所述第二介质层（500）中，嵌于所述第二介质层（500）中的所述接触塞（800）的截面面积小于嵌于所述第一介质层（300）中的所述接触塞（800）的截面面积。
所述半导体结构还包括接触层（700），所述接触层（700）接于所述源/漏区（230）且只夹于所述接触塞（800）与所述源/漏区（230）之间。
2.根据权利要求1所述的半导体结构，其特征在于：
所述接触塞（800）与所述源/漏区（230）、所述第一介质层（300）和所述第二介质层（500）之间还夹有衬层。
3.根据权利要求1所述的半导体结构，其特征在于：
所述源/漏区(230)为提升源/漏区，所述第二接触孔(310)延伸到所述源/漏区(230)内部与所述栅极堆叠底部齐平的位置处。
4.根据权利要求1所述的半导体结构，其特征在于：所述接触层（700）与所述源/漏区(230)之间存在共形的非晶化物层。
5.根据权利要求1所述的半导体结构，其特征在于：
所述接触层（700）是硅化镍、硅化钛、硅化钴或硅化铜。
6.根据权利要求2所述的半导体结构，其特征在于：
所述衬层的材料是Ti、TiN、Ta、TaN或Ru。 
7.根据权利要求1所述的半导体结构，其特征在于：
所述接触塞（800）的材料是W、Al或TiAl合金。
8.根据权利要求1所述的半导体结构，其特征在于：
所述第一介质层（300）的材料是氟硅玻璃、硼磷硅玻璃、磷硅玻璃、无掺杂氧化硅玻璃、氮氧化硅或低k材料。
9.根据权利要求1所述的半导体结构，其特征在于：
所述第二介质层（500）的材料是SiN。 
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