CN107689395B - 半导体器件和方法 - Google Patents

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Abstract

提供了半导体器件和制造方法。靠近间隔件形成源极/漏极区，间隔件邻近栅电极。通过注入掩模向源极/漏极区和第一间隔件内实施注入，在间隔件内形成注入区域。本发明实施例涉及半导体器件和方法。

Description

半导体器件和方法
技术领域
本发明实施例涉及半导体器件和方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件：在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。
半导体工业通过不断减小最小化部件尺寸来继续提高各种电子组件(如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成到给定的面积中。然而，随着最小部件尺寸减小，应该解决产生的额外的问题。
发明内容
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：邻近第一间隔件制造第一源极/漏极区，所述第一间隔件邻近栅电极；形成暴露所述第一源极/漏极区的开口；以及在形成所述开口之后，在所述第一源极/漏极区和所述第一间隔件内注入掺杂剂，其中，注入所述掺杂剂在所述第一间隔件内形成第一注入区。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在半导体鳍上方形成栅极堆叠件，所述栅极堆叠件包括栅电极；在所述半导体鳍上方并且邻近所述栅极堆叠件形成第一间隔件；去除所述半导体鳍的被所述第一间隔件暴露的部分；再生长源极/漏极区；形成开口以暴露所述源极/漏极区的部分；在所述栅极堆叠件上方形成注入掩模，其中，在形成所述注入掩模之后，所述源极/漏极区的被所述开口暴露的所述部分保持被暴露；以及在所述源极/漏极区和所述第一间隔件内直接注入第一掺杂剂。
根据本发明的又一实施例，还提供了一种半导体器件，包括：邻近栅电极的第一间隔件，位于衬底上方，所述第一间隔件具有远离所述栅电极的第一侧壁，所述第一侧壁包括：邻近所述衬底的第一直部；和邻近所述第一直部的第二直部，其中，所述第二直部远离所述衬底以与所述第一直部不同的角度延伸；第一注入区，沿着所述第二直部中的所述第一侧壁；源极/漏极区，邻近所述第一直部；以及第一接触件，与所述源极/漏极区电连接并且至少部分地在所述第一间隔件上方延伸。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的实施例。应该强调的是，根据工业中的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或缩小。
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1示出了根据一些实施例的形成FinFET器件的工艺中的步骤。
图2A至图2B示出了根据一些实施例的源极/漏极区的形成。
图3示出了根据一些实施例的第一开口的形成。
图4示出了根据一些实施例的注入工艺。
图5示出了根据一些实施例的第一接触件的形成。
图6A至图6B示出了根据一些实施例的层间电介质的形成之前的注入。
图7示出了根据一些实施例的接缝的形成。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
现在参照图1，示出了诸如finFET器件的半导体器件100的立体图。在实施例中，finFET器件100包括衬底101，该衬底具有在其中形成的第一沟槽103。尽管可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗的其它衬底，衬底101可以是硅衬底。尽管在其它实施例中，衬底101可以是n型半导体，衬底101可以是p型半导体。
作为第一隔离区105的最终形成中的初始步骤，可以形成第一沟槽103。可以使用掩蔽层连同合适的蚀刻工艺形成第一沟槽103(未在图1中单独地示出)。例如，掩蔽层可以是硬掩模，硬掩模包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅，尽管可以利用诸如氧化物、氮氧化物、碳化硅以及它们的组合等的其他材料以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、或甚至形成氧化硅，随后氮化的其他工艺。一旦形成，可以通过合适的光刻工艺图案化掩蔽层以暴露衬底101的将被去除的那些部分以形成第一沟槽103。
然而，本领域的普通技术人员将认识到，上述用于形成掩蔽层的工艺和材料不仅仅是可以用于在暴露衬底101的其它部分以用于形成第一沟槽103的同时保护衬底101的部分的方法。诸如图案化和显影光刻胶的其他合适的工艺可以用于暴露将衬底101的被去除的部分以形成第一沟槽103。所有此类方法完全为了包括在这些实施例的范围内。
一旦形成且图案化掩蔽层，在衬底101中形成第一沟槽103。可以通过诸如反应离子蚀刻(RIE)的合适的工艺去除暴露的衬底101以在衬底101中形成第一沟槽103，尽管可以使用其他合适的工艺。在实施例中，沟槽103可以形成为从衬底101的表面具有小于约
Figure BDA0001304658090000041
(诸如约
Figure BDA0001304658090000042
)的第一深度。
然而，如本领域普通技术人员将认识到的，上述形成第一沟槽103的工艺仅仅一种潜在工艺，并且不意味着仅仅是该实施例。当然，可以利用可以形成第一沟槽103的任何合适的工艺并且可以使用包括任何数量的掩蔽和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽工艺和蚀刻工艺从衬底101的未被去除的那些部分附加地形成鳍107。为了方便起见，在附图中鳍107被示出为通过虚线与衬底101分开，尽管分开的物理表示可以或可以不存在。如下所述，这些鳍107可以用于形成多栅极FinFET晶体管的沟道区。尽管图1仅示出从衬底101形成的三个鳍107，但是可以利用任何数量的鳍107。
可以形成鳍107从而它们在衬底101的表面处具有介于约5nm和约80nm之间的宽度，诸如约30nm。附加地，鳍107可以彼此间隔开介于约10nm和约100nm之间的距离，诸如约50nm。通过以这样的方式间隔鳍107，鳍107中的每个可以形成单独的沟道区，而同时仍然足够靠近以共享共用栅极(在下面进一步讨论)。
一旦形成了第一沟槽103和鳍107，第一沟槽103可以填充有介电材料并且介电材料可以在第一沟槽103中凹进以形成第一隔离区105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洗和对其内衬(lining)之后，可以通过化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或者如本领域已知的其他合适的形成方法来形成介电材料。
可以通过用介电材料过填充(overfilling)第一沟槽103及衬底101及随后通过合适的工艺(诸如化学机械抛光(CMP)工艺、蚀刻、它们的组合等)去除第一沟槽103及鳍107外的剩余材料来填充第一沟槽103。在实施例中，去除工艺也去除位于鳍107上方的任何介电材料，因此，介电材料的去除将鳍107的表面暴露于进一步的处理步骤。
一旦用介电材料填充了第一沟槽103，然后可以使介电材料从鳍107的表面凹进。可以实施凹进以暴露鳍107的邻近鳍107的顶面的侧壁的至少部分。可以使用湿蚀刻通过将鳍107的顶面浸入至诸如HF的蚀刻剂内来使介电材料凹进，尽管可以利用诸如H2的其他蚀刻剂以及诸如反应离子蚀刻、利用诸如NH3/NF3的蚀刻剂的干蚀刻、化学氧化物去除或者干化学清洗的其他方法。可以使介电材料从鳍107的表面凹进至介于约
Figure BDA0001304658090000053
和约
Figure BDA0001304658090000052
之间的距离，诸如约
Figure BDA0001304658090000051
附加地，凹进还可以去除位于鳍107上方的任何剩余的介电材料，以确保暴露鳍107以用于进一步处理。
然而，本领域技术人员将认识到，上述的步骤可以仅仅是用以填充介电材料和使介电材料凹进的全部工艺的一部分。例如，也可以利用内衬步骤、清洗步骤、退火步骤、间隙填充步骤、它们的组合等以形成第一沟槽103并且用介电材料填充第一沟槽103。所有潜在的工艺步骤完全旨在包括在该实施例的范围内。
在形成了第一隔离区105之后，可以在鳍107中的每个上方形成伪栅极电介质109、位于伪栅极电介质109上方的伪栅电极111以及第一间隔件113。在实施例中，伪栅极电介质109可以通过热氧化、化学汽相沉积、溅射或者用于形成栅极电介质的本领域已知和使用的任何其他方法来形成。取决于栅极电介质的形成技术，伪栅极电介质109的位于鳍107的顶部上的厚度可以不同于栅极电介质的位于鳍107的侧壁上的厚度。
伪栅极电介质109可以包括诸如具有从约3埃至约100埃(诸如约10埃)的范围的厚度的二氧化硅或者氮氧化硅的材料。伪栅极电介质109可以由具有约0.5埃至约100埃(诸如约10埃或更小)的等同的氧化物厚度的高介电常数(高k)材料(诸如，相对介电常数大于约5)形成，诸如氧化镧(La2O3)、氧化铝(Al2O3)、二氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或者它们的组合等。附加地，二氧化硅、氮氧化硅和/或高k材料的任意组合还可以用于伪栅极电介质109。
伪栅电极111可以包括导电材料并且可以从包括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等的组选择。伪栅电极111可以通过化学汽相沉积(CVD)、溅射沉积、或者本领域已知和使用的用于沉积导电材料的其他技术来沉积。伪栅电极111的厚度可以在约
Figure BDA0001304658090000066
至约
Figure BDA0001304658090000067
的范围内。伪栅电极111的顶面可以具有非平坦的顶面，并且可以在伪栅电极111的图案化或栅极蚀刻之前被平坦化。在该点处，可以向伪栅电极111中引入或者不引入离子。例如，可以通过离子注入技术引入离子。
一旦形成，可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列堆叠件115。堆叠件115限定位于伪栅极电介质109下面的鳍107的每侧上的多沟道区。堆叠件115可以通过使用例如本领域中已知的沉积和光刻技术在伪栅电极111上沉积和图案化栅极掩模(在图1中未单独地示出)来形成。栅极掩模可以包含常用的掩蔽和牺牲材料，诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC、和/或氮化硅并且可以被沉积至在约
Figure BDA0001304658090000061
和约
Figure BDA0001304658090000062
之间的厚度。可以使用干蚀刻工艺蚀刻伪栅电极111和伪栅极电介质109以形成图案化的堆叠件115。
一旦图案化堆叠件115，可以形成第一间隔件113。可以在堆叠件115的相对两侧上形成第一间隔件113。通常通过在预先形成的结构上毯式沉积间隔件层(在图1中未单独地示出)来形成第一间隔件113。间隔件层可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成此类层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法)来形成。间隔件层可以包括具有不同蚀刻特性的不同材料或与位于第一隔离区105内的介电材料相同的材料。然后，诸如通过一次或多次蚀刻以从该结构的水平面处去除间隔件层来图案化第一间隔件113以形成第一间隔件113。
在实施例中，可以形成具有约
Figure BDA0001304658090000063
和约
Figure BDA0001304658090000064
之间的诸如约
Figure BDA0001304658090000065
的第一厚度T1的第一间隔件113。附加地，一旦形成了第一间隔件113，邻近一个堆叠件115的第一间隔件113可以与邻近另一堆叠件115的第一间隔件113分隔开在约5nm和约200nm之间的诸如约20nm的第一距离D1。然而，可以利用任何合适的厚度和距离。
图2A至图2B示出了从未被堆叠件115和第一间隔件113保护的那些区域去除鳍107以及源极/漏极区201的再生长(图2B示出了图2A的沿着线B-B’的截面图)。可以通过使用堆叠件115和第一间隔件113作为硬掩模的反应离子蚀刻(RIE)或通过任何其它合适的去除工艺执行从未被堆叠件115和第一间隔件113保护的那些区域去除鳍107。可以继续该去除直至鳍107与第一隔离区105相平(如示出的)或鳍107位于第一隔离区105的平面下方。
一旦去除了鳍107的这些部分，放置和图案化硬掩模(未单独地示出)以覆盖伪栅电极111以防止生长并且源极/漏极区201可以与鳍107的每个接触地再生长。在实施例中，可以再生长源极/漏极区201并且，在一些实施例中，可以再生长源极/漏极区201以形成将对鳍107的位于堆叠件115之下的沟道区施加应力的应力源。在其中鳍107包括硅并且FinFET是p型器件的实施例中，可以利用诸如硅的材料或否则诸如具有与沟道区不同的晶格常数的硅锗的材料通过选择性外延工艺再生长源极/漏极区201。在其它实施例中，源极/漏极区201可以包括诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、它们的组合等的材料。外延生长工艺可以使用诸如硅烷、二氯甲硅烷、锗烷等的前体，并且可以持续约5分钟和约120分钟之间，诸如约30分钟。
在实施例中，源极/漏极区201可以形成为具有在约
Figure BDA0001304658090000071
和约
Figure BDA0001304658090000072
之间的厚度并且可以具有位于第一隔离区105上方的在约
Figure BDA0001304658090000073
和约
Figure BDA0001304658090000074
之间的诸如约
Figure BDA0001304658090000075
的第一高度H1。在该实施例中，可以形成具有在第一隔离区105的上表面之上的在约5nm和约250nm之间的诸如约100nm的高度的源极/漏极区201。然而，可以利用任何合适的高度。
一旦形成源极/漏极区201，可以通过注入适当的掺杂剂将掺杂剂注入至源极/漏极区201以在鳍107中补充掺杂剂。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。可选地，可以注入诸如磷、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模注入这些掺杂剂。应该指出的是，本领域的普通技术人员将意识到许多其他工艺、步骤等可以用于注入掺杂剂。例如，本领域的技术人员将意识到，可以使用间隔件和衬垫的各种组合实施多次注入以形成具有适合于特定目的具体形状或特性的源极/漏极区。可以使用这些工艺的任意一种注入掺杂剂，并且以上描述不意味着本发明被限制于上述步骤。
附加地，在该点处，去除在源极/漏极区201的形成期间覆盖伪栅电极111的硬掩模。在实施例中，可使用对硬掩模的材料有选择性的例如湿和/或干蚀刻工艺去除硬掩模。然而，可以利用任何合适的去除工艺。
图2A还示出在堆叠件115和源极/漏极区201上方的层间介电(ILD)层203的形成(在图2A中以虚线示出以更清楚地示出下面的结构)。ILD层203可以包括诸如硼磷硅酸盐玻璃(BPSG)的材料，尽管可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层203，尽管可以可选地使用诸如LPCVD的其它工艺。ILD层203可以形成至在约
Figure BDA0001304658090000081
和约
Figure BDA0001304658090000082
之间的厚度。一旦形成，可以使用，例如，诸如化学机械抛光工艺的平坦化工艺使ILD层203与第一间隔件113齐平，尽管可以利用任何合适的工艺。
在ILD层203的形成之后，可以去除和置换伪栅电极111和伪栅极电介质109的材料以形成栅极堆叠件205。在实施例中，可使用利用对伪栅电极111的材料有选择性的蚀刻剂的例如湿或干蚀刻工艺去除伪栅电极111。然而，可以利用任何合适的去除工艺。
一旦去除了伪栅电极111，可以再填充留下的开口以形成栅极堆叠件205。在特定的实施例中，栅极堆叠件205包括第一介电材料211、第一金属材料213、第二金属材料215和第三金属材料217。在实施例中，第一介电材料211是通过诸如原子层沉积、化学汽相沉积等的工艺沉积的诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合的高k材料。第一介电材料211可以被沉积至在约
Figure BDA0001304658090000083
至约
Figure BDA0001304658090000084
之间的厚度，尽管可以利用任何合适的材料和厚度。
可以邻近第一介电材料211形成第一金属材料213并且可以从诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或它们的组合等的金属材料形成第一金属材料213。可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺将第一金属材料213沉积至在约
Figure BDA0001304658090000091
至约
Figure BDA0001304658090000092
之间的厚度，尽管可以使用任何合适的沉积工艺或厚度。
可以邻近第一金属材料213形成第二金属材料215，并且在特定实施例中，第二金属材料215可以类似于第一金属材料213。例如，可以从诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其它金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、或它们的组合等的金属材料形成第二金属材料215。附加地，可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺将第二金属材料215沉积至在约
Figure BDA0001304658090000093
至约
Figure BDA0001304658090000094
之间的厚度，尽管可以使用任何合适的沉积工艺或厚度。
第三金属材料217填充通过伪栅电极111的去除留下的开口的剩余部分。在实施例中，第三金属材料217是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等的金属材料，并且可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积第三金属材料217以填充和/或过填充通过伪栅电极111的去除留下的开口。在特定的实施例中，第三介电材料217可以被沉积至在约
Figure BDA0001304658090000096
至约
Figure BDA0001304658090000095
之间的厚度，尽管可以利用任何合适的材料、沉积工艺和厚度。
一经填充通过伪栅电极111的去除留下的开口，可以平坦化材料以去除位于通过伪栅电极111的去除留下的开口的外部的任何材料。在特定的实施例中，可以使用诸如化学机械抛光的平坦化工艺实施去除。然而，可以利用任何合适的平坦化和去除工艺。
在形成和平坦化栅极堆叠件205的材料之后，栅极堆叠件205的材料可以被凹进并且覆盖有覆盖层221。在实施例中，可使用利用对栅极堆叠件205的材料有选择性的蚀刻剂的例如湿或干蚀刻工艺凹进栅极堆叠件205的材料。在实施例中，栅极堆叠件205的材料可以被凹进在约5nm和约150nm之间的诸如约120nm的距离。然而，可以利用任何合适的工艺和距离。
一旦凹进栅极堆叠件205的材料，覆盖层221可以被沉积并且可以与第一间隔件113齐平。在实施例中，覆盖层221是使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、它们的组合等的材料。覆盖层221可以被沉积至在约
Figure BDA0001304658090000107
至约
Figure BDA0001304658090000108
之间的厚度，并且然后使用诸如化学机械抛光的平坦化工艺平坦化覆盖层221从而使得覆盖层221与第一间隔件113齐平。
图2A至图2B附加地示出在栅极堆叠件205上方的第一蚀刻停止层223的形成。在一个实施例中，第一蚀刻停止层223可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅形成，但是可以可选地使用诸如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其它电介质、它们的组合等的其他材料以及形成第一蚀刻停止层223的诸如低压CVD(LPCVD)、PVD等的可选技术。第一蚀刻停止层223可以具有介于约
Figure BDA0001304658090000101
和约
Figure BDA0001304658090000102
之间或介于约
Figure BDA0001304658090000103
和约
Figure BDA0001304658090000104
之间的第二厚度T2。
图2A至图2B附加地示出第一蚀刻停止层223的形成。在一个实施例中，第一蚀刻停止层223可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅形成，但是可以可选地使用诸如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx、其它电介质、它们的组合等的其他材料以及形成第一蚀刻停止层223的诸如低压CVD(LPCVD)、PVD等的可选技术。第一蚀刻停止层223可以具有介于约
Figure BDA0001304658090000106
和约
Figure BDA0001304658090000105
之间的厚度。
图3示出了准备形成第一接触件501中的穿过第一蚀刻停止层223且穿过ILD层203形成第一开口305以暴露源极/漏极区201(在图3中未示出，但是在图4中示出并且在下面关于图4进行描述)。附加地，为了方便，以简化形式示出栅极堆叠件205，而没有显示附加的层。在实施例中，可以通过在源极/漏极区201上方初始地放置和图案化第一光刻胶301形成第一开口305。在实施例中，第一光刻胶301是具有底部抗反射涂(BARC)层、中间掩模层和顶部光刻胶层的三层光刻胶(在图3内未单独地示出)。然而，可以利用任何合适的类型的感光材料及材料的组合。
一旦放置了第一光刻胶301，图案化第一光刻胶301。在实施例中，可以通过将第一光刻胶301内的感光材料(例如，三层光刻胶中的顶部光刻胶层)通过标线(reticle)暴露于图案化的能量源(例如，光)来图案化第一光刻胶301。能量的影响将在感光材料的受到图案化的能量源的影响的那些部分中引起化学反应，从而改变光刻胶的暴露部分的物理性质，使得第一光刻胶301的暴露部分的物理性质不同于第一光刻胶301的未暴露部分的物理性质。然后，可以利用，例如，显影剂(未单独地示出)显影第一光刻胶301以将第一光刻胶301的暴露部分与第一光刻胶301的未暴露部分分离开。
在实施例中，图案化第一光刻胶301以形成暴露第一蚀刻停止层223的开口。这样，图案化第一光刻胶301以在第一蚀刻停止层223中形成开口，该开口在第一蚀刻停止层223的顶部处的第一宽度W1在约3nm和约30nm之间。然而，可以利用任何合适的宽度。
一旦图案化了第一光刻胶301，可以使用第一光刻胶301作为掩模形成第一开口305。在实施例中，可以使用可以是诸如反应离子蚀刻工艺的各向异性蚀刻工艺的第一蚀刻工艺(在图3中由标记有303的波形线表示)形成第一开口305。然而，可以使用诸如湿蚀刻工艺的任何合适的工艺和任何合适的反应剂。
在准备形成第一接触件501中，可以利用第一蚀刻工艺303形成第一开口305。在特定的实施例中，可以利用第一蚀刻工艺303以去除源极/漏极区201的材料至约5nm和约200nm之间的第二距离D2，诸如约15nm。然而，可以利用任何合适的深度。附加地，第一开口305在邻近第一蚀刻停止层223的顶部的点处可以具有第一宽度W1(从第一光刻胶301)以及在第一蚀刻停止层223的底部处也可以具有介于约10nm和约50nm之间的第二宽度W2。最后，第一开口305在第一开口305的底部处可以具有介于约8nm和约40nm之间的第三宽度W3。然而，可以利用任何合适的尺寸。
附加地，在其中第一间隔件113是氮化硅并且蚀刻剂是H2、BCl3、SF6、C4F8、CH4、CH3F、CH2F2、N2、O2、Ar、Cl2、NF3、HBr、SiCl4、它们的组合等的实施例中，第一蚀刻工艺303内的蚀刻剂还可以开始凹进第一间隔件113的材料。这样，第一间隔件113将具有不垂直于衬底101的倾斜侧壁。在特定实施例中，第一间隔件113可以倾斜介于约10°和约85°之间的诸如约65°的第一角度α1。例如，第一开口305在邻近第一间隔件113的顶部的点处可以具有第二宽度W2(在第一蚀刻停止层223的底部处)。然而，可以利用任何合适的角度和尺寸。
一旦形成了第一开口305，可以去除第一光刻胶301。在实施例中，可以使用例如灰化工艺去除第一光刻胶301，由此使第一光刻胶301的温度升高直到第一光刻胶301经历热分解并且在该温度处可以容易地去除第一光刻胶301。然而，还可以利用诸如湿蚀刻的任何合适的去除工艺。
图4示出通过第一开口305至源极/漏极区201内的第一注入(在图4中通过标记有403的箭头表示)。在实施例中，执行第一注入403以向源极/漏极区201注入第一掺杂剂。在实施例中，可以向源极/漏极区201中注入第一掺杂剂以使它们导电，或者在其中已经掺杂了源极/漏极区201的实施例中，可以向源极/漏极区201中注入第一掺杂剂以修改源极/漏极区201的导电性。这样，在其中整个器件是n型器件的实施例中，第一掺杂剂可以是诸如磷、砷等的n型掺杂剂。在其中整个器件是p型器件的另一实施例中，第一掺杂剂可以是诸如硼、镓等的p型掺杂剂。可以利用任何合适的掺杂剂或掺杂剂的组合。
在实施例中，可以使用诸如第一注入工艺的工艺向源极/漏极区201内注入第一掺杂剂，由此期望的第一掺杂剂的离子被加速并且指向源极/漏极区201。离子注入工艺可以利用加速器系统以加速第一掺杂浓度的期望的第一掺杂剂的离子。这样，利用的精确的掺杂浓度将至少部分地取决于源极/漏极区201和使用的物质，在一个实施例中，加速器系统可以利用从约1014原子s/cm2至约1018原子s/cm2的掺杂浓度，或者对于更深的注入，达到约1020原子s/cm2。附加地，可以垂直于源极/漏极区201注入第一掺杂剂或者否则以，例如，与从垂直于源极/漏极区201成介于约1°和约90°之间的诸如约45°的一角度处注入第一掺杂剂。
通过向源极/漏极区201中注入第一掺杂剂，源极/漏极区201可以成为导电的或者否则使它们的导电性被注入的第一掺杂剂修改。在实施例中，在源极/漏极区201内可以注入浓度介于约1012原子/cm2和约1016原子/cm2之间的诸如约1015原子/cm2的第一掺杂剂，并且在第一注入403之后，源极/漏极区201可以具有在约1016原子/cm2和约1020原子/cm2之间的诸如约1017原子/cm2的掺杂剂的总浓度(包括原始注入和来自第一注入403的第一掺杂剂)。然而，可以可选地利用任何合适的浓度。尽管可以利用任何合适的深度，在源极/漏极区201内的第一注入区405可以具有在约
Figure BDA0001304658090000131
和约
Figure BDA0001304658090000132
之间的注入深度Di。
附加地，取代向源极/漏极区201内的简单地注入，第一注入403将向第一间隔件113的倾斜侧壁内直接注入第一掺杂剂，而不是通过诸如通过扩散的间接工艺注入第一掺杂剂。第一注入403的直接注入在第一间隔件113内并且沿着第一间隔件113的被源极/漏极区201暴露的侧形成第一注入区405。
在实施例中，第一注入区405将在第一间隔件113内具有介于约
Figure BDA0001304658090000135
和约
Figure BDA0001304658090000134
之间的诸如约
Figure BDA0001304658090000133
的第二厚度T2。附加地，在第一间隔件113内，第一注入区405可以具有介于约1012原子/cm2和约1016原子/cm2之间的诸如约1015原子/cm2的第一掺杂剂的浓度。然而，可以利用任何合适的厚度和浓度。
在特定的实施例中，第一宽度W1与第二宽度W2的比率可以大于1，而第二宽度W2与第三宽度W3的比率还可以大于1。相似地，第二厚度T2与第一宽度W1的比率可以小于1，而第二厚度T2与第二宽度W2的比率也小于1。最后，第一宽度W1可以大于第二宽度W2、第二宽度W2可以大于第三宽度W3，并且第三宽度W3可以大于第二厚度T2。然而，可以利用任何合适的尺寸。
附加地，第一注入403将不只向第一间隔件113和源极/漏极区201中注入第一掺杂剂。特别地，第一注入403还将向第一蚀刻停止层223内注入第一掺杂剂,第一蚀刻停止层223用作掩模以防止第一注入403向不期望的区域中注入第一掺杂剂。
在第一注入403之后，可以激活第一掺杂剂。在实施例中，可以使用，例如，热退火工艺激活第一掺杂剂。在实施例中，可以在约50℃和约600℃之间的诸如约150℃的温度下实施退火并且持续约5秒和约200秒之间的诸如约15秒的时间。然而，可以利用任何合适的温度和时间。
图5示出了第一接触件501的形成。可选地，在第一接触件501的形成之前，可以从源极/漏极区201的上表面形成硅化物接触件503。硅化物接触件503可以包括钛、镍、钴或铒以减小接触件的肖特基势垒高度(Schottky barrier height)。然而，还可以使用诸如铂、钯等的其他金属。可以通过适当的金属层的毯式沉积，随后的退火步骤来实施硅化，退火步骤导致金属与下面暴露的硅反应。然后，诸如利用选择性蚀刻工艺，去除未反应的金属。硅化物接触件503的厚度可以在介于约
Figure BDA0001304658090000141
和约
Figure BDA0001304658090000142
之间。
一旦形成了硅化物接触件503，形成第一接触件501。在实施例中，第一接触件501可以是诸如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、它们的合金、它们的组合等的导电材料，并且可以使用诸如溅射、化学汽相沉积、电镀、化学镀等的沉积工艺沉积第一接触件501以填充和/或过填充第一开口305。一旦填充或过填充，可以使用诸如化学机械抛光(CMP)的平坦化工艺去除第一开口305外部的任何沉积的材料。然而，可以利用任何合适的材料和形成工艺。
一旦形成第一接触件501，finFET器件100准备以用于附加的处理。在一些实施例中，附加的处理可以包括在第一接触件501上方形成一个或多个金属化层以形成功能电路，形成与金属化层电连接的接触焊盘，以及封装finFET器件100，从而finFET器件100可以附接至其他外部器件。
通过利用向源极/漏极区201和第一间隔件113内注入第一掺杂剂的第一注入403，第一注入403可以用于稳定注入条件，导致更好的漏致势垒负载(DIBL)和开关电流(Ion-Ioff)。这样的改善帮助器件通过晶圆验收测试(WAT)。附加地，用于制造这些器件的工艺具有较大的MP和MD工艺窗口。最后，通过这些工艺制作的器件具有更好的器件一致性性能。
图6A至图6B示出了其中在ILD层203的形成之前实施第一注入403的另一实施例。首先参见图6A，在该实施例中，在源极/漏极区201的再生长之后和ILD层203的沉积之前实施第一注入403。附加地，在图6A中，为了清楚，已经添加了之前在图1中未示出的硬掩模601。
在该实施例中，一旦源极/漏极区201已经生长并且仍然被暴露，在此时实施第一注入403以同时向第一源极/漏极区201和第一间隔件113内注入第一掺杂剂。在实施例中，如以上关于图4所述，实施第一注入403，尽管在其它实施例中，可以不同。相似地，第一注入403在第一间隔件113和第一源极/漏极区201内创建第一注入区405，但是将不向ILD层203或第一蚀刻停止层223内注入第一掺杂剂，因为尚未形成ILD层203和第一蚀刻停止层223。
图6B示出如以上关于图2A至图5描述的从图6A的工艺的继续(但是没有重复第一注入403)。例如，形成ILD层203，利用栅极堆叠件205置换伪栅电极111，以及形成第一接触件501。然而，在该实施例中，在第一注入403期间，第一掺杂剂完全没有注入(或因为一些较少的扩散几乎完全没有)ILD层203内。
图7示出其中栅极堆叠件205包括在栅极堆叠件205内的第三金属材料217的材料内的接缝701或空隙的另一实施例。对于短沟道器件当栅极宽度小时在沉积工艺期间形成接缝701以用于第三金属材料217，并且利用非共面沉积。在获得接缝701的形成的特定实施例中，在其中栅极宽度等于或小于15nm的器件上利用诸如化学汽相沉积或物理汽相沉积的非共面沉积工艺。
根据实施例，一种制造半导体器件的方法包括邻近第一间隔件制造第一源极/漏极区，第一间隔件邻近栅电极。形成暴露第一源极/漏极区的开口，并且在形成开口之后，向源极/漏极区和第一间隔件内注入掺杂剂，其中，注入掺杂剂在第一间隔件内形成第一注入区。
根据另一实施例，一种制造半导体器件的方法包括在半导体鳍上方形成栅极堆叠件，该栅极堆叠件包括栅电极。在半导体鳍上方和邻近栅极堆叠件形成第一间隔件，去除半导体鳍的被第一间隔件暴露的一部分。再生长源极/漏极区，并且形成开口以暴露源极/漏极区的一部分。在栅极堆叠件上方形成注入掩模，其中，在形成注入掩模之后，源极/漏极区的被开口暴露的部分保持被暴露，并且同时向源极/漏极区和第一间隔件中直接地注入第一掺杂剂。
根据又另一实施例，一种半导体器件包括位于衬底上方的邻近栅电极的第一间隔件，该第一间隔件具有远离栅电极的第一侧壁，该第一侧壁包括邻近衬底的第一直部和邻近第一直部的第二直部，其中，第二直部远离衬底以与第一直部不同的角度延伸。第一注入区沿着第二直部中的第一侧壁。源极/漏极区邻近第一直部，并且第一接触件与源极/漏极区电连接并且至少部分地在第一间隔件上方延伸。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：邻近第一间隔件制造第一源极/漏极区，所述第一间隔件邻近栅电极；形成暴露所述第一源极/漏极区的开口；以及在形成所述开口之后，在所述第一源极/漏极区和所述第一间隔件内注入掺杂剂，其中，注入所述掺杂剂在所述第一间隔件内形成第一注入区。
在上述方法中，所述掺杂剂是n型掺杂剂或p型掺杂剂。
在上述方法中，形成暴露所述第一源极/漏极区的所述开口还去除所述第一间隔件的部分以形成第一倾斜侧壁。
在上述方法中，所述第一倾斜侧壁具有在10°和85°之间的角度。
在上述方法中，所述第一注入区从所述第一倾斜侧壁的表面具有在
Figure BDA0001304658090000162
和
Figure BDA0001304658090000161
之间的厚度。
在上述方法中，还包括退火所述第一源极/漏极区以激活所述掺杂剂，其中，退火所述第一源极/漏极区在所述第一间隔件内形成与所述第一注入区至少部分地重叠的第二注入区。
在上述方法中，还包括在所述开口内形成导电材料。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：在半导体鳍上方形成栅极堆叠件，所述栅极堆叠件包括栅电极；在所述半导体鳍上方并且邻近所述栅极堆叠件形成第一间隔件；去除所述半导体鳍的被所述第一间隔件暴露的部分；再生长源极/漏极区；形成开口以暴露所述源极/漏极区的部分；在所述栅极堆叠件上方形成注入掩模，其中，在形成所述注入掩模之后，所述源极/漏极区的被所述开口暴露的所述部分保持被暴露；以及在所述源极/漏极区和所述第一间隔件内直接注入第一掺杂剂。
在上述方法中，形成所述开口附加地使所述第一间隔件的侧壁成角度。
在上述方法中，在形成所述开口之后，所述第一间隔件的所述侧壁具有在10°和85°之间的第一角度。
在上述方法中，直接注入所述第一掺杂剂在所述第一间隔件内邻近所述侧壁形成第一注入区。
在上述方法中，还包括在直接注入所述第一掺杂剂之后，利用导电材料填充所述开口。
在上述方法中，所述第一间隔件包括氮化硅以及所述第一掺杂剂是具有第一导电性的掺杂剂。
在上述方法中，还包括退火所述源极/漏极区。
根据本发明的又一实施例，还提供了一种半导体器件，包括：邻近栅电极的第一间隔件，位于衬底上方，所述第一间隔件具有远离所述栅电极的第一侧壁，所述第一侧壁包括：邻近所述衬底的第一直部；和邻近所述第一直部的第二直部，其中，所述第二直部远离所述衬底以与所述第一直部不同的角度延伸；第一注入区，沿着所述第二直部中的所述第一侧壁；源极/漏极区，邻近所述第一直部；以及第一接触件，与所述源极/漏极区电连接并且至少部分地在所述第一间隔件上方延伸。
在上述半导体器件中，还包括位于所述第一注入区和所述源极/漏极区内的第一掺杂剂。
在上述半导体器件中，所述第一间隔件包括氮化硅。
在上述半导体器件中，所述第二直部远离所述衬底以在15°和85°之间的角度延伸。
在上述半导体器件中，所述第一接触件包括钨。
在上述半导体器件中，还包括位于所述第二直部的至少部分和所述第一接触件之间的介电材料。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种制造半导体器件的方法，所述方法包括：
邻近第一间隔件制造第一源极/漏极区，所述第一间隔件邻近栅电极；
形成暴露所述第一源极/漏极区的开口；以及
在形成所述开口之后，在所述第一源极/漏极区和所述第一间隔件内注入掺杂剂，其中，注入所述掺杂剂在所述第一间隔件内形成第一注入区。
2.根据权利要求1所述的方法，其中，所述掺杂剂是n型掺杂剂或p型掺杂剂。
3.根据权利要求1所述的方法，其中，形成暴露所述第一源极/漏极区的所述开口还去除所述第一间隔件的部分以形成第一倾斜侧壁。
4.根据权利要求3所述的方法，其中，所述第一倾斜侧壁具有在10°和85°之间的角度。
5.根据权利要求3所述的方法，其中，所述第一注入区从所述第一倾斜侧壁的表面具有在
Figure FDA0001680126590000011
和
Figure FDA0001680126590000012
之间的厚度。
6.根据权利要求1所述的方法，还包括退火所述第一源极/漏极区以激活所述掺杂剂，其中，退火所述第一源极/漏极区在所述第一间隔件内形成与所述第一注入区至少部分地重叠的第二注入区。
7.根据权利要求1所述的方法，还包括在所述开口内形成导电材料。
8.一种制造半导体器件的方法，所述方法包括：
在半导体鳍上方形成栅极堆叠件，所述栅极堆叠件包括栅电极；
在所述半导体鳍上方并且邻近所述栅极堆叠件形成第一间隔件；
去除所述半导体鳍的被所述第一间隔件暴露的部分；
再生长源极/漏极区；
形成开口以暴露所述源极/漏极区的部分；
在所述栅极堆叠件上方形成注入掩模，其中，在形成所述注入掩模之后，所述源极/漏极区的被所述开口暴露的所述部分保持被暴露；以及
在所述源极/漏极区和所述第一间隔件内直接注入第一掺杂剂。
9.根据权利要求8所述的方法，其中，形成所述开口附加地使所述第一间隔件的侧壁成角度。
10.根据权利要求9所述的方法，其中，在形成所述开口之后，所述第一间隔件的所述侧壁具有在10°和85°之间的第一角度。
11.根据权利要求10所述的方法，其中，直接注入所述第一掺杂剂在所述第一间隔件内邻近所述侧壁形成第一注入区。
12.根据权利要求8所述的方法，还包括在直接注入所述第一掺杂剂之后，利用导电材料填充所述开口。
13.根据权利要求8所述的方法，其中，所述第一间隔件包括氮化硅以及所述第一掺杂剂是具有第一导电性的掺杂剂。
14.根据权利要求8所述的方法，还包括退火所述源极/漏极区。
15.一种半导体器件，包括：
邻近栅电极的第一间隔件，位于衬底上方，所述第一间隔件具有远离所述栅电极的第一侧壁，所述第一侧壁包括：
邻近所述衬底的第一直部；和
邻近所述第一直部的第二直部，其中，所述第二直部远离所述衬底以与所述第一直部不同的角度延伸；
第一注入区，沿着所述第二直部中的所述第一侧壁；
源极/漏极区，邻近所述第一直部；以及
第一接触件，与所述源极/漏极区电连接并且至少部分地在所述第一间隔件上方延伸。
16.根据权利要求15所述的半导体器件，还包括位于所述第一注入区和所述源极/漏极区内的第一掺杂剂。
17.根据权利要求15所述的半导体器件，其中，所述第一间隔件包括氮化硅。
18.根据权利要求15所述的半导体器件，其中，所述第二直部远离所述衬底以在15°和85°之间的角度延伸。
19.根据权利要求15所述的半导体器件，其中，所述第一接触件包括钨。
20.根据权利要求15所述的半导体器件，还包括位于所述第二直部的至少部分和所述第一接触件之间的介电材料。
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