JP2000040803A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】メモリセルアレイ部と周辺回路部との境界部に
段差を有する層間絶縁膜上に金属配線が形成される半導
体記憶装置において、上記金属配線間の短絡を防止し、
かつセル面積の縮小が可能な半導体記憶装置を提供す
る。 【解決手段】境界部に大きな段差を有する１層目の層間
絶縁膜上の該境界部には金属配線を設けず、境界部に生
じる段差の小さい２層目の層間絶縁膜の該境界部上に接
続用の配線を設け、この接続用配線により１層目の金属
配線を接続する。
段差を有する層間絶縁膜上に金属配線が形成される半導
体記憶装置において、上記金属配線間の短絡を防止し、
かつセル面積の縮小が可能な半導体記憶装置を提供す
る。 【解決手段】境界部に大きな段差を有する１層目の層間
絶縁膜上の該境界部には金属配線を設けず、境界部に生
じる段差の小さい２層目の層間絶縁膜の該境界部上に接
続用の配線を設け、この接続用配線により１層目の金属
配線を接続する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にその金属配線層の構造に関する。
し、特にその金属配線層の構造に関する。
【０００２】
【従来の技術】通常、フラッシュメモリの金属配線は２
層以上あり、従来、各層の配線はそれぞれメモリセルア
レイ部と周辺回路部を跨って両部を接続していた。その
様子を図５〜図７に示す。
層以上あり、従来、各層の配線はそれぞれメモリセルア
レイ部と周辺回路部を跨って両部を接続していた。その
様子を図５〜図７に示す。
【０００３】図５，図６は、それぞれ従来のフラッシュ
メモリの１層目、２層目の金属配線の平面図である。四
角で囲まれた領域６０１はメモリセルアレイ部、その外
側の領域６０２は周辺回路部である。図５に示すよう
に、１層目には、ビット線６０３および周辺回路の配線
６０４が設けられており、ビット線６０３は、メモリセ
ルアレイ部６０１と周辺回路部６０２の境界を跨ぐよう
に形成されている。また、２層目には、図６に示すよう
に、ワード線の裏打ちとなる配線７０３および周辺回路
の配線７０４が設けられており、配線７０３は、１層目
のビット線６０３と垂直な方向に、ビット線６０３と同
様メモリセルアレイ部６０１と周辺回路部６０２の境界
を跨ぐようにして形成されている。
メモリの１層目、２層目の金属配線の平面図である。四
角で囲まれた領域６０１はメモリセルアレイ部、その外
側の領域６０２は周辺回路部である。図５に示すよう
に、１層目には、ビット線６０３および周辺回路の配線
６０４が設けられており、ビット線６０３は、メモリセ
ルアレイ部６０１と周辺回路部６０２の境界を跨ぐよう
に形成されている。また、２層目には、図６に示すよう
に、ワード線の裏打ちとなる配線７０３および周辺回路
の配線７０４が設けられており、配線７０３は、１層目
のビット線６０３と垂直な方向に、ビット線６０３と同
様メモリセルアレイ部６０１と周辺回路部６０２の境界
を跨ぐようにして形成されている。
【０００４】図７に、図５および図６のＤ−Ｄ’断面図
（メモリセルアレイ部と周辺回路部の境界近傍の断面
図）を示す。メモリセルアレイ部６０１には、２層ゲー
トからなるフラッシュメモリセルが形成されている。８
０１、８０２はそれぞれ、フラッシュメモリセルの制御
ゲート、浮遊ゲートであり、制御ゲート８０１はポリサ
イド構造となっている。また、周辺回路部６０２には、
１層ゲートからなる周辺トランジスタが形成されてお
り、８０３はその周辺トランジスタのゲートを表してい
る。各トランジスタのゲート電極上には層間絶縁膜８０
４が形成され、ＣＭＰ（化学的機械的研磨法）により平
坦化処理が施されているが、メモリセルアレイ部６０１
と周辺回路部６０２の境界部分においては段差８０６が
残っている。これは、２層ゲート８０１，８０２からな
るフラッシュメモリセルと１層ゲート８０３からなる周
辺トランジスタとの高さの違いによるものであり、この
ような大きな段差は、通常ＣＭＰで平坦化処理を行なっ
ても残存する。ビット線６０３は、層間絶縁膜８０４上
にメモリセルアレイ部６０１と周辺回路部６０２の境界
を跨いで形成されているため、段差８０６上にも形成さ
れている。ビット線６０３上には、さらに層間絶縁膜８
０５が形成され、ＣＭＰにより平坦化処理が施されてい
るが、これも層間絶縁膜８０４と同様、境界部に段差８
０７が存在している。ワード線の裏打ちとなる配線７０
３および周辺回路部の配線７０４は、層間絶縁膜８０５
上に形成されている。配線７０３は、図７と垂直な断面
においては、メモリセルアレイ部６０１と周辺回路部６
０２の境界を跨いでおり、段差８０７上にも形成されて
いる。
（メモリセルアレイ部と周辺回路部の境界近傍の断面
図）を示す。メモリセルアレイ部６０１には、２層ゲー
トからなるフラッシュメモリセルが形成されている。８
０１、８０２はそれぞれ、フラッシュメモリセルの制御
ゲート、浮遊ゲートであり、制御ゲート８０１はポリサ
イド構造となっている。また、周辺回路部６０２には、
１層ゲートからなる周辺トランジスタが形成されてお
り、８０３はその周辺トランジスタのゲートを表してい
る。各トランジスタのゲート電極上には層間絶縁膜８０
４が形成され、ＣＭＰ（化学的機械的研磨法）により平
坦化処理が施されているが、メモリセルアレイ部６０１
と周辺回路部６０２の境界部分においては段差８０６が
残っている。これは、２層ゲート８０１，８０２からな
るフラッシュメモリセルと１層ゲート８０３からなる周
辺トランジスタとの高さの違いによるものであり、この
ような大きな段差は、通常ＣＭＰで平坦化処理を行なっ
ても残存する。ビット線６０３は、層間絶縁膜８０４上
にメモリセルアレイ部６０１と周辺回路部６０２の境界
を跨いで形成されているため、段差８０６上にも形成さ
れている。ビット線６０３上には、さらに層間絶縁膜８
０５が形成され、ＣＭＰにより平坦化処理が施されてい
るが、これも層間絶縁膜８０４と同様、境界部に段差８
０７が存在している。ワード線の裏打ちとなる配線７０
３および周辺回路部の配線７０４は、層間絶縁膜８０５
上に形成されている。配線７０３は、図７と垂直な断面
においては、メモリセルアレイ部６０１と周辺回路部６
０２の境界を跨いでおり、段差８０７上にも形成されて
いる。
【０００５】
【発明が解決しようとする課題】上述のとおり、フラッ
シュメモリでは、メモリセルアレイ部６０１と周辺回路
部６０２の各々のトランジスタのゲートの高さの違いに
より、その境界部の層間絶縁膜に段差８０６，８０７が
生じ、通常のＣＭＰによる平坦化処理を行なうと、この
段差は１層目の層間絶縁膜８０４で特に大きく（８０ｎ
ｍ程度）なる。上記従来技術においては、この大きな段
差８０６のある境界部上にも配線（ビット線６０３）を
設けていることにより、以下のような問題が生じてい
た。
シュメモリでは、メモリセルアレイ部６０１と周辺回路
部６０２の各々のトランジスタのゲートの高さの違いに
より、その境界部の層間絶縁膜に段差８０６，８０７が
生じ、通常のＣＭＰによる平坦化処理を行なうと、この
段差は１層目の層間絶縁膜８０４で特に大きく（８０ｎ
ｍ程度）なる。上記従来技術においては、この大きな段
差８０６のある境界部上にも配線（ビット線６０３）を
設けていることにより、以下のような問題が生じてい
た。
【０００６】すなわち、ビット線６０３は、層間絶縁膜
８０４上の全面にＡｌ等の金属膜を形成し、この金属膜
をエッチングによってパターニングすることにより形成
されるが、このエッチングの際、大きな段差８０６のあ
る領域では、エッチング残りが生じ易くなる。エッチン
グ残りが生じた場合、隣り合う配線間が短絡する可能性
が高い。このため、従来技術では、配線の間隔にマージ
ンをもたせなければならず、配線の間隔は０．５μｍ程
度以上にしなければならなかった。したがって、セル面
積の縮小が困難となっていた。
８０４上の全面にＡｌ等の金属膜を形成し、この金属膜
をエッチングによってパターニングすることにより形成
されるが、このエッチングの際、大きな段差８０６のあ
る領域では、エッチング残りが生じ易くなる。エッチン
グ残りが生じた場合、隣り合う配線間が短絡する可能性
が高い。このため、従来技術では、配線の間隔にマージ
ンをもたせなければならず、配線の間隔は０．５μｍ程
度以上にしなければならなかった。したがって、セル面
積の縮小が困難となっていた。
【０００７】したがって、本発明の目的は、上記従来技
術の問題を解決し、配線間の短絡を防止し、従来技術に
比してセル面積の縮小が可能な半導体記憶装置を提供す
ることにある。
術の問題を解決し、配線間の短絡を防止し、従来技術に
比してセル面積の縮小が可能な半導体記憶装置を提供す
ることにある。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に設けられたメモリセルアレイ部およ
び周辺回路部と、前記メモリセルアレイ部および前記周
辺回路部上に設けられ前記メモリセルアレイ部と前記周
辺回路部の境界部に第１の段差を有する第１の絶縁膜
と、前記第１の絶縁膜上の前記境界部を除く領域に選択
的に形成され前記メモリセルアレイ部内に第１の配線を
備え前記周辺回路部内に第２の配線を備えた第１の配線
層と、前記第１の配線層上に形成された第２の絶縁膜
と、前記第２の絶縁膜上に選択的に形成され前記境界部
に第３の配線を備えた第２の配線層とを有し、前記第３
の配線は前記第１の配線と前記第２の配線とを電気的に
接続していることを特徴としている。
は、半導体基板上に設けられたメモリセルアレイ部およ
び周辺回路部と、前記メモリセルアレイ部および前記周
辺回路部上に設けられ前記メモリセルアレイ部と前記周
辺回路部の境界部に第１の段差を有する第１の絶縁膜
と、前記第１の絶縁膜上の前記境界部を除く領域に選択
的に形成され前記メモリセルアレイ部内に第１の配線を
備え前記周辺回路部内に第２の配線を備えた第１の配線
層と、前記第１の配線層上に形成された第２の絶縁膜
と、前記第２の絶縁膜上に選択的に形成され前記境界部
に第３の配線を備えた第２の配線層とを有し、前記第３
の配線は前記第１の配線と前記第２の配線とを電気的に
接続していることを特徴としている。
【０００９】かかる構成によれば、第１の配線層のう
ち、電気的接続が必要なメモリセルアレイ部の第１の配
線と周辺回路部の第２の配線とは、段差の小さい第２の
配線層の境界部に設けられた第３の配線によって行な
い、第１の絶縁膜のメモリセルアレイ部と周辺回路部の
境界部の大きな段差上には配線を設けないため、配線の
形成はエッチング残りが生じにくい領域のみで行なうこ
とができる。したがって、隣り合う配線間での短絡を防
止することができる。これにより、配線間隔を狭くする
ことが可能となり、したがって、セル面積を縮小するこ
とができる。
ち、電気的接続が必要なメモリセルアレイ部の第１の配
線と周辺回路部の第２の配線とは、段差の小さい第２の
配線層の境界部に設けられた第３の配線によって行な
い、第１の絶縁膜のメモリセルアレイ部と周辺回路部の
境界部の大きな段差上には配線を設けないため、配線の
形成はエッチング残りが生じにくい領域のみで行なうこ
とができる。したがって、隣り合う配線間での短絡を防
止することができる。これにより、配線間隔を狭くする
ことが可能となり、したがって、セル面積を縮小するこ
とができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１１】図１〜図４に、本発明をフラッシュメモリ
に適応した場合の一実施例を示す。
に適応した場合の一実施例を示す。
【００１２】図１，図２は、それぞれフラッシュメモリ
の１層目および２層目の金属配線層の平面図である。四
角で囲まれた領域１０１はメモリセルアレイ部、外側の
領域１０２は周辺回路部である。
の１層目および２層目の金属配線層の平面図である。四
角で囲まれた領域１０１はメモリセルアレイ部、外側の
領域１０２は周辺回路部である。
【００１３】図１に示すように、１層目においては、メ
モリセルアレイ部１０１と周辺回路部１０２の境界部に
は配線は全く形成されていない。メモリセルアレイ部１
０１内には、ワード線の裏打ちとなる配線１０３および
２層目に形成されるビット線とメモリセルトランジスタ
の拡散層とを電気的に接続するためのコンタクト用ドッ
ト１０４が形成されている。なお、ワード線の裏打ちと
なる配線１０３は、マイクロコンピュータとフラッシュ
メモリとを混載する場合等、特に高速性が必要な場合に
用いるものであり、フラッシュメモリセルの制御ゲート
電極、すなわちワード線と一定の間隔で多数コンタクト
をとることにより配線抵抗による遅延を防止するための
ものであり、本実施の形態においては、このワード線の
裏打ちとなる配線１０３を１層目の金属配線層に設けた
例を示している。周辺回路部には、周辺回路の配線１０
６およびワード線と電気的に接続される配線１０５が形
成されている。これらの配線の間隔はおよそ０．３μｍ
となっている。
モリセルアレイ部１０１と周辺回路部１０２の境界部に
は配線は全く形成されていない。メモリセルアレイ部１
０１内には、ワード線の裏打ちとなる配線１０３および
２層目に形成されるビット線とメモリセルトランジスタ
の拡散層とを電気的に接続するためのコンタクト用ドッ
ト１０４が形成されている。なお、ワード線の裏打ちと
なる配線１０３は、マイクロコンピュータとフラッシュ
メモリとを混載する場合等、特に高速性が必要な場合に
用いるものであり、フラッシュメモリセルの制御ゲート
電極、すなわちワード線と一定の間隔で多数コンタクト
をとることにより配線抵抗による遅延を防止するための
ものであり、本実施の形態においては、このワード線の
裏打ちとなる配線１０３を１層目の金属配線層に設けた
例を示している。周辺回路部には、周辺回路の配線１０
６およびワード線と電気的に接続される配線１０５が形
成されている。これらの配線の間隔はおよそ０．３μｍ
となっている。
【００１４】図２に示すように、２層目においては、メ
モリセルアレイ部１０１と周辺回路部１０２の境界部に
も配線が形成されている。ビット線２０３は、１層目の
ワード線の裏打ちとなる配線１０３と垂直な方向に境界
部を跨ぐようにして配置されている。また、ビット線２
０３が形成されていない境界部上には、１層目に形成さ
れたメモリセルアレイ部１０１内の配線１０３と周辺回
路部１０２の配線１０５とを電気的に接続するための配
線２０４が設けられている。周辺回路部１０２には、周
辺回路の配線２０５も形成されている。
モリセルアレイ部１０１と周辺回路部１０２の境界部に
も配線が形成されている。ビット線２０３は、１層目の
ワード線の裏打ちとなる配線１０３と垂直な方向に境界
部を跨ぐようにして配置されている。また、ビット線２
０３が形成されていない境界部上には、１層目に形成さ
れたメモリセルアレイ部１０１内の配線１０３と周辺回
路部１０２の配線１０５とを電気的に接続するための配
線２０４が設けられている。周辺回路部１０２には、周
辺回路の配線２０５も形成されている。
【００１５】図３に、図１および図２のＡ−Ａ’断面図
（メモリセルアレイ部１０１と周辺回路部１０２の境界
近傍の断面図）を示す。半導体基板上のメモリセルアレ
イ部１０１には、制御ゲート（ワード線）３０１および
浮遊ゲート３０２を有するメモリセルトランジスタが形
成され、周辺回路部１０２には、ゲート電極３０３を有
する周辺トランジスタが形成されている。なお、制御ゲ
ート３０１およびゲート電極３０３は、厚さ約１５０ｎ
ｍのリンがドープされたポリシリコンとその上に形成さ
れた厚さ約１５０ｎｍのタングステンシリサイドのポリ
サイド構造となっている。また、浮遊ゲート３０２は厚
さ約１５０ｎｍのリンがドープされたポリシリコンから
なる。これらゲート電極上には、ＣＭＰにより平坦化処
理された約８００ｎｍの厚さのＢＰＳＧからなる層間絶
縁膜３０４が形成されている。この層間絶縁膜３０４の
メモリセルアレイ部１０１と周辺回路部１０２の境界部
には、上記従来技術と同様、８０ｎｍ程度の段差３０６
が存在している。このような大きな段差３０６上に配線
を形成しようとすると、エッチング残りが生じ易く、特
に配線間隔が０．５μｍ程度以下になると配線間の短絡
が生じ易い。このため、層間絶縁膜３０４上に形成する
ワード線の裏打ちとなる配線１０３は、段差３０６の存
在する境界部には設けていない。配線１０３は、 厚さ
約４５０ｎｍのＡｌで形成され、上下にバリアメタルと
してＴｉＮ（図示せず）がそれぞれ３０ｎｍ／５０ｎｍ
形成されている。配線１０３上には、ＣＭＰにより平
坦化処理が施されたシリコン酸化膜からなる４００ｎｍ
程度の厚さの層間絶縁膜３０５が形成されている。層間
絶縁膜３０５にも、境界部に段差３０７が生じている
が、これは下層の層間絶縁膜３０４の段差３０６に比べ
て小さく３０ｎｍ程度となっており、配線間隔を０．３
μｍとしても短絡が生じない程度の大きさである。層間
絶縁膜３０５上には、Ａｌからなる厚さ４５０ｎｍのビ
ット線２０３が形成されており、１層目と同様に上下に
バリアメタルとしてＴｉＮがそれぞれ３０ｎｍ／５０ｎ
ｍ形成されている。この２層目のビット線２０３は、境
界部上にも形成されており、その配線間隔は０．３μｍ
程度であるが、段差３０７は小さいため短絡は生じな
い。また、メモリセルトランジスタのドレイン拡散層５
０１と２層目の配線層のビット線２０３とは、コンタク
ト用ドット１０４を用いて電気的に接続されている。す
なわち、ドレイン拡散層５０１上の層間絶縁膜３０４に
コンタクトホール５０２が設けられ、タングステンが充
填されている。このコンタクトホール５０２を介して層
間絶縁膜３０４上に形成されたコンタクト用ドット１０
４とドレイン拡散層５０１とが接続されている。コンタ
クト用ドット１０４は、その上の層間絶縁膜３０５に設
けられたヴィアホール５０３を介してさらに上層のビッ
ト線２０３と接続されている。
（メモリセルアレイ部１０１と周辺回路部１０２の境界
近傍の断面図）を示す。半導体基板上のメモリセルアレ
イ部１０１には、制御ゲート（ワード線）３０１および
浮遊ゲート３０２を有するメモリセルトランジスタが形
成され、周辺回路部１０２には、ゲート電極３０３を有
する周辺トランジスタが形成されている。なお、制御ゲ
ート３０１およびゲート電極３０３は、厚さ約１５０ｎ
ｍのリンがドープされたポリシリコンとその上に形成さ
れた厚さ約１５０ｎｍのタングステンシリサイドのポリ
サイド構造となっている。また、浮遊ゲート３０２は厚
さ約１５０ｎｍのリンがドープされたポリシリコンから
なる。これらゲート電極上には、ＣＭＰにより平坦化処
理された約８００ｎｍの厚さのＢＰＳＧからなる層間絶
縁膜３０４が形成されている。この層間絶縁膜３０４の
メモリセルアレイ部１０１と周辺回路部１０２の境界部
には、上記従来技術と同様、８０ｎｍ程度の段差３０６
が存在している。このような大きな段差３０６上に配線
を形成しようとすると、エッチング残りが生じ易く、特
に配線間隔が０．５μｍ程度以下になると配線間の短絡
が生じ易い。このため、層間絶縁膜３０４上に形成する
ワード線の裏打ちとなる配線１０３は、段差３０６の存
在する境界部には設けていない。配線１０３は、 厚さ
約４５０ｎｍのＡｌで形成され、上下にバリアメタルと
してＴｉＮ（図示せず）がそれぞれ３０ｎｍ／５０ｎｍ
形成されている。配線１０３上には、ＣＭＰにより平
坦化処理が施されたシリコン酸化膜からなる４００ｎｍ
程度の厚さの層間絶縁膜３０５が形成されている。層間
絶縁膜３０５にも、境界部に段差３０７が生じている
が、これは下層の層間絶縁膜３０４の段差３０６に比べ
て小さく３０ｎｍ程度となっており、配線間隔を０．３
μｍとしても短絡が生じない程度の大きさである。層間
絶縁膜３０５上には、Ａｌからなる厚さ４５０ｎｍのビ
ット線２０３が形成されており、１層目と同様に上下に
バリアメタルとしてＴｉＮがそれぞれ３０ｎｍ／５０ｎ
ｍ形成されている。この２層目のビット線２０３は、境
界部上にも形成されており、その配線間隔は０．３μｍ
程度であるが、段差３０７は小さいため短絡は生じな
い。また、メモリセルトランジスタのドレイン拡散層５
０１と２層目の配線層のビット線２０３とは、コンタク
ト用ドット１０４を用いて電気的に接続されている。す
なわち、ドレイン拡散層５０１上の層間絶縁膜３０４に
コンタクトホール５０２が設けられ、タングステンが充
填されている。このコンタクトホール５０２を介して層
間絶縁膜３０４上に形成されたコンタクト用ドット１０
４とドレイン拡散層５０１とが接続されている。コンタ
クト用ドット１０４は、その上の層間絶縁膜３０５に設
けられたヴィアホール５０３を介してさらに上層のビッ
ト線２０３と接続されている。
【００１６】図４は、図１および図２におけるＢ−Ｂ’
断面図であり、１層目のメモリセルアレイ部１０１内の
配線１０３と周辺回路部の配線１０５との接続部を示し
ている。配線１０３の端部および配線１０５の端部上の
層間絶縁膜３０５にはタングステンが埋め込まれたヴィ
アホール４０１が設けられている。これらヴィアホール
４０１により、層間絶縁膜３０５の段差部上に設けられ
た配線２０４と１層目の配線１０３および１０５がそれ
ぞれ接続され、これによって、配線１０３と配線１０５
とが電気的に接続されている。上述のとおり、２層目の
層間絶縁膜３０５に生じる段差３０７は小さいため、層
間絶縁膜３０５の境界部上に設けられた配線２０４は、
配線間隔を狭く（０．３μｍ程度）しても短絡は生じな
い。また、制御ゲート電極（ワード線）３０１とワード
線の裏打ちとなる配線１０３とはヴィアホール４０２に
埋め込まれたタングステンによって電気的に接続されて
いる。なお、ヴィアホール４０２は図面上２個しか示さ
れていないが、上述のとおり、配線１０３と制御ゲート
３０１はその長軸方向において、多数のヴィアホール４
０２によって接続されており、これにより配線遅延を防
止している。
断面図であり、１層目のメモリセルアレイ部１０１内の
配線１０３と周辺回路部の配線１０５との接続部を示し
ている。配線１０３の端部および配線１０５の端部上の
層間絶縁膜３０５にはタングステンが埋め込まれたヴィ
アホール４０１が設けられている。これらヴィアホール
４０１により、層間絶縁膜３０５の段差部上に設けられ
た配線２０４と１層目の配線１０３および１０５がそれ
ぞれ接続され、これによって、配線１０３と配線１０５
とが電気的に接続されている。上述のとおり、２層目の
層間絶縁膜３０５に生じる段差３０７は小さいため、層
間絶縁膜３０５の境界部上に設けられた配線２０４は、
配線間隔を狭く（０．３μｍ程度）しても短絡は生じな
い。また、制御ゲート電極（ワード線）３０１とワード
線の裏打ちとなる配線１０３とはヴィアホール４０２に
埋め込まれたタングステンによって電気的に接続されて
いる。なお、ヴィアホール４０２は図面上２個しか示さ
れていないが、上述のとおり、配線１０３と制御ゲート
３０１はその長軸方向において、多数のヴィアホール４
０２によって接続されており、これにより配線遅延を防
止している。
【００１７】このように、例えば１層目の層間絶縁膜に
８０ｎｍ程度の段差が生じる場合、上記従来技術では、
配線の間隔はおよそ０．５μｍ以上必要であったのに対
し、本発明によれば、０．３μｍ程度の配線間隔を実現
することができる。このため、従来技術に比べ、大幅に
セル面積を縮小することが可能となる。
８０ｎｍ程度の段差が生じる場合、上記従来技術では、
配線の間隔はおよそ０．５μｍ以上必要であったのに対
し、本発明によれば、０．３μｍ程度の配線間隔を実現
することができる。このため、従来技術に比べ、大幅に
セル面積を縮小することが可能となる。
【００１８】本実施の形態においては、１層目の金属配
線層に、ワード線の裏打ちとなる配線を設け、２層目の
金属配線層にビット線を設ける構成としているが、これ
に限られるものではなく、１層目にビット線、２層目に
ワード線の裏打ちとなる配線を設けてもよい。しかしな
がら、上述のとおり、配線遅延の防止のためには、ワー
ド線の裏打ちとなる配線とワード線とを多くのヴィアホ
ールで接続することが必要であり、より多くのヴィアホ
ールを設けるためには、本実施の形態のように１層目の
配線層にワード線の裏打ちとなる配線を設ける構成とす
る方が好ましい。
線層に、ワード線の裏打ちとなる配線を設け、２層目の
金属配線層にビット線を設ける構成としているが、これ
に限られるものではなく、１層目にビット線、２層目に
ワード線の裏打ちとなる配線を設けてもよい。しかしな
がら、上述のとおり、配線遅延の防止のためには、ワー
ド線の裏打ちとなる配線とワード線とを多くのヴィアホ
ールで接続することが必要であり、より多くのヴィアホ
ールを設けるためには、本実施の形態のように１層目の
配線層にワード線の裏打ちとなる配線を設ける構成とす
る方が好ましい。
【００１９】また、本発明は２層の金属配線の半導体記
憶装置に限られるものではなく、３層以上の金属配線層
を有する半導体記憶装置にも適応可能である。このと
き、特に、１層目でけでなく２層目の層間絶縁膜にもエ
ッチング残りが生じるような大きな段差がある場合に
は、２層目の配線層もメモリセルアレイ部と周辺回路部
の境界部に配線を設けず、３層目以上の層間絶縁膜の段
差の小さい境界部に、１層目および２層目各々のメモリ
セルアレイ部内の配線と周辺回路部の配線との接続をお
こなうための配線を設ける構造とすればよい。
憶装置に限られるものではなく、３層以上の金属配線層
を有する半導体記憶装置にも適応可能である。このと
き、特に、１層目でけでなく２層目の層間絶縁膜にもエ
ッチング残りが生じるような大きな段差がある場合に
は、２層目の配線層もメモリセルアレイ部と周辺回路部
の境界部に配線を設けず、３層目以上の層間絶縁膜の段
差の小さい境界部に、１層目および２層目各々のメモリ
セルアレイ部内の配線と周辺回路部の配線との接続をお
こなうための配線を設ける構造とすればよい。
【００２０】上記実施の形態では、本発明をフラッシュ
メモリセルを備えた半導体記憶装置に適応した例を示し
たが、本発明は、層間絶縁膜のメモリセルアレイ部と周
辺回路部の境界部に大きな段差が生じる半導体記憶装
置、例えばスタックド・キャパシタ構造のメモリセルを
備えたＤＲＡＭ等にも適応可能である。
メモリセルを備えた半導体記憶装置に適応した例を示し
たが、本発明は、層間絶縁膜のメモリセルアレイ部と周
辺回路部の境界部に大きな段差が生じる半導体記憶装
置、例えばスタックド・キャパシタ構造のメモリセルを
備えたＤＲＡＭ等にも適応可能である。
【００２１】
【発明の効果】以上説明したとおり、本発明によれば、
メモリセルアレイ部と周辺回路部の境界部に段差の存在
する層間絶縁膜を有する半導体記憶装置において、複数
の層間絶縁膜のうち、その境界の段差部上に配線を形成
するとエッチング残りが生じ配線間の短絡が起こりやす
い段差を有する層間絶縁膜の段差部上には配線を設け
ず、その段差部に配線を設けない配線層の境界部を挟ん
だ配線同士で電気的接続が必要な部分は、他の層間絶縁
膜上でメモリセルアレイ部と周辺回路部の境界部に設け
た配線を用いて当該配線間を電気的に接続することによ
り、配線形成時のエッチング残りが生じにくくなり、配
線の短絡が防止できるため、配線間隔を狭くすることが
可能となり、したがって、セルの面積縮小を実現した半
導体記憶装置が提供される。
メモリセルアレイ部と周辺回路部の境界部に段差の存在
する層間絶縁膜を有する半導体記憶装置において、複数
の層間絶縁膜のうち、その境界の段差部上に配線を形成
するとエッチング残りが生じ配線間の短絡が起こりやす
い段差を有する層間絶縁膜の段差部上には配線を設け
ず、その段差部に配線を設けない配線層の境界部を挟ん
だ配線同士で電気的接続が必要な部分は、他の層間絶縁
膜上でメモリセルアレイ部と周辺回路部の境界部に設け
た配線を用いて当該配線間を電気的に接続することによ
り、配線形成時のエッチング残りが生じにくくなり、配
線の短絡が防止できるため、配線間隔を狭くすることが
可能となり、したがって、セルの面積縮小を実現した半
導体記憶装置が提供される。
【００２２】なお、本発明は、上記実施例に限定され
ず、本発明の技術思想の範囲内で適宜変更が可能である
ことは明らかである。
ず、本発明の技術思想の範囲内で適宜変更が可能である
ことは明らかである。
【図１】本発明の一実施の形態によるフラッシュメモリ
の１層目の配線層の平面図
の１層目の配線層の平面図
【図２】本発明の一実施の形態によるフラッシュメモリ
の２層目の配線層の平面図
の２層目の配線層の平面図
【図３】図１および図２におけるＡ−Ａ’断面図
【図４】図１および図２におけるＢ−Ｂ’断面図
【図５】従来技術によるフラッシュメモリの１層目の配
線層の平面図
線層の平面図
【図６】従来技術によるフラッシュメモリの２層目の配
線層の平面図
線層の平面図
【図７】図５および図６におけるＤ−Ｄ’断面図
１０１，６０１ メモリセルアレイ部 １０２，６０２ 周辺回路部 １０３，７０３ ワード線の裏打ちとなる配線 ２０３，６０３ ビット線 １０４ コンタクト用ドット １０５，１０６，２０５，６０４，７０４ 周辺回路
の配線 ２０４ 接続用配線 ３０１，８０１ 制御ゲート ３０２，８０２ 浮遊ゲート ３０３，８０３ ゲート ３０４，３０５，８０４，８０５ 層間絶縁膜 ３０６，３０７，８０６，８０７ 段差 ４０１，４０２，５０４ ヴィアホール ５０３ コンタクトホール
の配線 ２０４ 接続用配線 ３０１，８０１ 制御ゲート ３０２，８０２ 浮遊ゲート ３０３，８０３ ゲート ３０４，３０５，８０４，８０５ 層間絶縁膜 ３０６，３０７，８０６，８０７ 段差 ４０１，４０２，５０４ ヴィアホール ５０３ コンタクトホール
Claims (6)
- 【請求項１】 半導体基板上に設けられたメモリセルア
レイ部および周辺回路部と、前記メモリセルアレイ部お
よび前記周辺回路部上に設けられ前記メモリセルアレイ
部と前記周辺回路部の境界部に第１の段差を有する第１
の絶縁膜と、前記第１の絶縁膜上の前記境界部を除く領
域に選択的に形成され前記メモリセルアレイ部内に第１
の配線を備え前記周辺回路部内に第２の配線を備えた第
１の配線層と、前記第１の配線層上に形成された第２の
絶縁膜と、前記第２の絶縁膜上に選択的に形成され前記
境界部に第３の配線を備えた第２の配線層とを有し、前
記第３の配線は前記第１の配線と前記第２の配線とを電
気的に接続していることを特徴とする半導体記憶装置。 - 【請求項２】 前記第２の絶縁膜は前記境界部に第２の
段差を有し、前記第１の段差は前記第２の段差よりも大
きいことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記第１の配線層は前記メモリセルアレ
イ部に形成されるメモリセルトランジスタのワード線の
裏打ちとなる配線を備え、前記第２の配線層は前記メモ
リセルトランジスタのドレイン拡散層と電気的に接続さ
れるビット線となる配線を備えることを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項４】 前記第１の配線層は前記ビット線と前記
ドレイン拡散層とを電気的に接続するためのコンタクト
用ドットを備えることを特徴とする請求項３記載の半導
体記憶装置。 - 【請求項５】 前記メモリセルアレイ部に設けられるメ
モリセルは、浮遊ゲート電極および制御ゲート電極を備
える不揮発性メモリセルであることを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項６】 前記第１の層間絶縁膜の前記第１および
第２の配線の端部上に第１および第２のヴィアホールを
備え、前記第３の配線は前記第１および第２のヴィアホ
ールを介して前記第１および第２の配線と電気的に接続
されていることを特徴とする請求項１記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20883598A JP3147095B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体記憶装置 |
| US09/359,388 US6078106A (en) | 1998-07-24 | 1999-07-23 | Semiconductor memory device having a plurality of wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20883598A JP3147095B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000040803A true JP2000040803A (ja) | 2000-02-08 |
| JP3147095B2 JP3147095B2 (ja) | 2001-03-19 |
Family
ID=16562904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20883598A Expired - Fee Related JP3147095B2 (ja) | 1998-07-24 | 1998-07-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078106A (ja) |
| JP (1) | JP3147095B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019665A (ja) * | 2004-07-05 | 2006-01-19 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP2013069863A (ja) * | 2011-09-22 | 2013-04-18 | Elpida Memory Inc | 半導体装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231721A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| JP4103497B2 (ja) * | 2002-04-18 | 2008-06-18 | ソニー株式会社 | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4617193A (en) * | 1983-06-16 | 1986-10-14 | Digital Equipment Corporation | Planar interconnect for integrated circuits |
| JPH02106968A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体集積回路装置及びその形成方法 |
| JPH04242970A (ja) * | 1991-01-01 | 1992-08-31 | Tadahiro Omi | ダイナミック型半導体メモリ |
| JP2682455B2 (ja) * | 1994-07-07 | 1997-11-26 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR960006068A (ko) * | 1994-07-29 | 1996-02-23 | 가네꼬 히사시 | 반도체 장치 및 이의 제조 방법 |
| JPH0855968A (ja) * | 1994-08-10 | 1996-02-27 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH0992717A (ja) * | 1995-09-21 | 1997-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
-
1998
- 1998-07-24 JP JP20883598A patent/JP3147095B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-23 US US09/359,388 patent/US6078106A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006019665A (ja) * | 2004-07-05 | 2006-01-19 | Ngk Spark Plug Co Ltd | 配線基板 |
| JP2013069863A (ja) * | 2011-09-22 | 2013-04-18 | Elpida Memory Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3147095B2 (ja) | 2001-03-19 |
| US6078106A (en) | 2000-06-20 |
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|---|---|---|---|
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