KR100241203B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR100241203B1
KR100241203B1 KR1019960040468A KR19960040468A KR100241203B1 KR 100241203 B1 KR100241203 B1 KR 100241203B1 KR 1019960040468 A KR1019960040468 A KR 1019960040468A KR 19960040468 A KR19960040468 A KR 19960040468A KR 100241203 B1 KR100241203 B1 KR 100241203B1
Authority
KR
South Korea
Prior art keywords
group
insulating films
forming
contact hole
insulating film
Prior art date
Application number
KR1019960040468A
Other languages
English (en)
Inventor
도루 오자키
Original Assignee
니시무로 타이죠
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시키가이샤 도시바 filed Critical 니시무로 타이죠
Application granted granted Critical
Publication of KR100241203B1 publication Critical patent/KR100241203B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

반도체장치의 제조방법.
먼저, 다수의 배선(14)이 반도체기판(11)상에 서로 평행하게 배치된다. 이때, 제1군의 절연막(14)이 각각 배선(13)의 최상부에 형성된다. 다음에, 제2군의 제2절연막(15)이 각각 배선(13)의 측상에 형성된다. 더욱이, 배선(13) 사이에는 제2군의 절연막(14)의 상부 표면 보다 더 높지 않은 레벨에 위치한 상부 표면을 갖춘 제3군의 절연막(16)이 형성된다. 그 후, 콘택트홀이 제3군의 절연막(16)을 선택적으로 에칭함으로써 형성된다. 마지막으로, 콘택트홀이 전기적 도전재료(36)로 채워진다.

Description

반도체장치의 제조방법
제1도는 종래 DRAM의 레이아웃 패턴을 나타낸 평면도.
제2(a)도 및 제2(b)도는 게이트전극과 관련한 콘택트홀의 위치어긋남을 나타낸 종래의 DRAM의 평면도 및 단면도.
제3도는 본 발명에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도.
제4(a)도 및 제4(b)도는 게이트전극과 관련한 콘택트홀의 위치어긋남을 설명하는 본 발명에 따른 반도체장치의 평면도 및 단면도.
제5도는 본 발명의 제1실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도.
제6(a)도 및 제6(b)도는 각각 제5도의 선 VIA-VIA과 선 VIB-VIB에 따른 단면도.
제7도는 본 발명의 제2실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도.
제8(a)도 및 제8(b)도는 각각 제7도의 선 VIIIA-VIIIA 및 선 VIIIB-VIIIB에 따른 단면도.
제9도는 본 발명의 제3실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도.
제10(a)도 및 제10(b)도는 각각 제9도의 선 XA-XA 및 선 XB-XB에 따른 단면도.
제11(a)도 및 제11(j)도는 본 발명의 제4실시예에 따른 DRAM의 제조방법을 설명하는 단면도.
제12(a)도 및 제12(j)도는 본 발명의 제5실시예에 따른 DRAM의 제조방법을 설명하는 단면도.
제13(a)도 및 제13(j)도는 본 발명의 제6실시예에 따른 DRAM의 제조방법을 설명하는 단면도.
제14(a)도 및 제14(j)도는 본 발명의 제7실시예에 따른 DRAM의 제조방법을 설명하는 단면도.
제15(a)도 및 제15(c)도는 제8실시예에 따른 DRAM의 제조방법을 설명하는 단면도.
제16(a)도 및 제16(c)도는 제8실시예에 따른 DRAM의 제2제조방법을 설명하는 단면도.
제17(a)도 및 제17(c)도는 제8실시예에 따른 DRAM의 제조방법을 설명하는 단면도.
제18도는 본 발명의 제9실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도.
제19(a)도 및 제19(b)도는 본 발명의 제10실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 게이트 절연막
13 : 게이트전극(배선) 14 : 제1군의 절연막
15 : 제2군의 절연막 16 : 제3군의 절연막
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 평행하게 연장된 다수의 배선을 갖춘 반도체 메모리등과 같은 반도체장치의 제조방법에 관한 것이다.
최근, DRAM의 집적도가 현저하게 증가되고 있는 바, 16M 비트 DRAM 및 64M 비트 DRAM이 개발되었고, “차세대 DRAM”으로 불리우는 1G 비트의 저장능력을 갖는 DRAM이 개발되고 있다.
제1도는 종래의 DRAM의 레이아웃 패턴을 나타낸 평면도이다. 제1도에 나타낸 바와 같이 소스-드레인 콘택트를 갖춘 소자영역(6)이 평행으로 배치되어 있고, 게이트전극(3)이 소자영역(6)을 에워싸도록 배치되어 있다. 각각의 게이트전극(3)은 콘택트(7)와의 접촉으로부터 보호되어야만 한다. 이러한 이유로 인해 제1도에 도시된 바와 같이 불필요한 공간이 발생된다.
한편, 16M 비트 DRAM 또는 64M 비트 DRAM의 저장노드 콘택트와 비트선 콘택트가 하나의 콘택트에 대응하는 홀패턴을 이용하여 형성된다. 이러한 형태의 콘택트가 1G 비트 DRAM에 형성된다면, 게이트전극과 관련한 콘택트홀 패턴의 불일치로 인해 각 콘택트홀은 불충분하게 작은 영역을 갖게 된다. 결과적으로, 제2(a)도 및 제2(b)도를 참조해서 설명하는 바와 같이 콘택트는 발생되기 어렵게 된다.
제2(a)도 및 제2(b)도는 반도체장치의 평면도 및 단면도이다. 제2(a)도 및 제2(b)도에 도시된 바와 같이 장치가 반도체기판(1)과, 게이트 절연층(2), 게이트전극(3; 와이어), 게이트 보호막(4), 층간절연막(5), 소자영역(6) 및, 콘택트(7)로 이루어진다.
층간절연막(5)은 거리 A만큼 게이트전극(3)에 대해 어긋나 있다. 콘택트홀은 필연적으로 설계값 보다 작은 값 B로 감소된 영역을 갖는다.
상기한 바와 같이 DRAM의 저장 능력이 크면 클수록 게이트전극에 대한 콘택트홀 패턴의 위치어긋남으로 인해 각 콘택트홀의 영역이 작아지게 된다.
따라서, 콘택트 불량이 발생되게 된다. 이러한 문제는 DRAM 뿐만 아니라 콘택트홀이 평행하게 연장되는 배선 사이에 제공되는 반도체장치에서도 야기된다.
[발명이 이루고자 하는 기술적 과제]
본 발명은 상기한 점을 감안하여 발명된 것으로, 론택트홀이 평행하게 연장되는 배선에 대해 어긋남에도 불구하고 콘택트 불량이 발생되지 않는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명의 제1측면에 따르면, 반도체기판상에 다수의 배선을 배치하는 단계와; 배선의 최상부에 제1군의 절연막을 각각 형성하는 단계; 배선의 측상에 제2군의 절연막을 각각 형성하는 단계; 제1군의 절연막 보다 더 높지 않은 레벨에 위치한 상부 표면을 갖춘 제3군의 절연막을 배선 사이에 형성하는 단계; 제3군의 절연막을 선택적으로 에칭함으로써 콘택트홀을 형성하는 단계 및; 전기적 도전재료로 콘택트홀을 채우는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
본 발명의 제2측면에 따르면, 반도체기판상에 다수의 배선을 배치하는 단계와; 배선의 최상부에 제1군의 절연막을 각각 형성하는 단계; 배선의 측상에 제2군의 절연막을 각각 형성하는 단계; 배선 사이에 제3군의 절연막을 형성하는 단계; 제3군의 절연막을 선택적으로 에칭함으로써 콘택트홀을 형성하는 단계 및; 전기적 도전재료로 콘택트홀을 채움으로써 제1군의 절연막의 나머지 부분의 상부 표면 보다 더 높지 않은 레벨에 위치한 상부 표면을 갖는 콘택트를 형성하는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
상기한 각 방법에 있어서, 콘택트홀을 형성하는 단계가 배선중 적어도 하나와 교차하는 슬릿을 갖춘 패턴을 형성하는 단계를 포함하여도 된다. 이 경우, 패턴을 형성하는 단계가 슬릿을 갖춘 마스크와 스톱퍼로서의 제1군의 절연막을 이용함으로써 제3군의 절연막을 에칭하는 단계를 포함하는 것이 바람직하다. 한편, 패턴을 형성하는 단계가 슬릿을 갖춘 마스크와 스톱퍼로서의 제1 및 제2군의 절연막을 이용함으로써 제3군의 절연막을 에칭하는 단계를 포함하는 것이 바람직하다. 또한, 방법은 콘택트홀을 형성하는 단계 후에 콘택트홀의 측상에 제4군의 절연막을 형성하는 단계를 더 구비하여도 된다. 한편, 방법은 콘택트홀을 형성하는 단계후 콘택트홀의 측상에 절연막과 도전막을 포함하는 2층막을 형성하는 단계를 더 구비하여도 된다. 상기 방법에 있어서, 다수의 배선이 서로 평행하게 배치되어도 된다.
[실시예]
제3도는 레이아웃 패턴을 나타낸 평면도로서, 즉 본 발명에 따른 DRAM의 주변회로부의 배선(게이트배선 등)의 레이아웃 패턴 또는 셀 레이아웃패턴이다.
본 발명을 예컨대 DRAM에 적용한다. 제3도에 나타낸 바와 같이 게이트전극(3)이 평행하게 배치되고, 각 배선패턴(8)이 게이트전극(3) 사이에 형성된다. 한편, 소자영역(6)이 게이트전극(3)에 대해 직각으로 연장되어 배치된다. 콘택트(7)가 선택적으로 소자영역(6)에 형성된다.
제3도로부터 명백히 알 수 있는 바와 같이 본 발명에 따른 DRAM의 레이아웃은 종래의 DRAM과 다르다. 즉, 본 발명에 따르면, 불필요한 공간이 발생되지 않고, 더욱이 콘택트홀이 평행하게 연장되는 배선에 대해 어긋남에도 불구하고 콘택트 불량이 야기되지 않는다.
DRAM은 다음과 같은 방법에 의해 제조된다.
먼저, 제1군의 절연막이 게이트전극의 최상부에 형성되고, 제2군의 절연막이 게이트전극의 측상에 형성된다. 이 때, 제3군의 절연막, 예컨대 층간절연막이 게이트전극 사이에 형성된다. 제3군의 절연막은 제1군의 절연막의 상부 표면과 동일한 레벨이나 더 낮은 레벨에서 그 상부 표면을 갖는다. 따라서, 제1군의 절연막을 가로질러 대향하는 콘택트홀에 채워진 소정의 2개의 인접하는 도전재료는 서로 단락회로가 되지 않게 된다.
그 후, 제3군의 절연막이 제1 및 제2군의 절연막을 이용하여 에칭되고, 이는 제3군의 절연막 보다 더 낮은 에칭율을 갖는다. 제1 및 제2군의 절연막은 비트선에 대해 평행하게 연장되는 슬릿을 갖춘 스톱퍼를 구성한다. 각 제3군의 절연막의 나머지 부분은 브릿지와 같은 형상이면서 2개의 인접하는 게이트전극 사이에 위치한다. 각 콘택트는 제2군의 절연막과 제3군의 절연막에 의해 에워싸인 공간에 형성된다.
이 때, 콘택트홀이 도전재료로 채워지고, 각 콘택트홀에 콘택트가 형성된다. 따라서, 각 콘택트는 제3군의 절연막 보다 더 높지 않은 레벨에 위치한 상부 표면을 갖추고서 형성된다. 따라서, 하나의 제3군의 절연막을 가로질러 대향하는 콘택트홀에 채워진 소정의 2개의 인접하는 도전재료는 서로 단락회로가 되지 않게 된다.
게이트전극상에 형성된 제3군의 절연막은 에치백되어 제1군의 절연막과 함께 그 상부 표면에서 동일 평면이 된다. 이 경우, 제3군의 절연막에서 단차가 없는 부분이 형성되게 된다.
상기한 바와 같이 비트선에 대해 평행하게 연장되는 연속적인 슬릿을 갖춘 콘택트를 형성하기 위한 패턴(예컨대, 슬릿패턴)과, 제1 및 제2군의 절연막은 스톱퍼로서 이용되게 된다. 콘택트홀은 제4(a)도 및 제4(b)도에 나타낸 바와 같이 자기정합적으로 형성될 수 있게 된다. 따라서, 비트선의 방향으로 위치불일치가 디자인 치수에 대해 동일하게 연장되도록 야기됨에도 불구하고 콘택트 불량이 발생되지 않게 된다. 제2(a)도 및 제2(b)도에 도시된 종래의 반도체장치와 달리 콘택트홀(C)은 비트선을 따라 어굿남에도 불구하고 동일한 크기를 갖는다. 이는 콘택트(7)가 비트선에 대해 평행하게 배치되기 때문이다.
측벽, 또는 부가적인 절연막이 게이트전극의 측상에 형성된 제2군의 절연막을 보강하도록 RIE에 의해 형성된다. 측벽은 한편으로는 게이트전극과 다른 한편으로는 콘택트간의 절연을 증가시킨다. RIE에 의해 형성된 측벽은 원하는 것 보다 더 얇아지게 된다. 두께의 감소를 방지하기 위해 측벽과 동시에 형성된 도전막(예컨대, 폴리실리콘막)인 부가적인 측벽이 형성된다. 이 경우, 게이트-콘택트 절연이 더욱 더 증강된다.
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
[제1실시예]
제5도는 본 발명의 제1실시예에 따른 DRAM의 레이아웃 패턴을 나타내는 평면도이다. 제6(a)도 및 제6(b)도는 각각 제5도의 선 VIA-VIA과 선 VIB-VIB에 따른 단면도이다.
제6(a)도에 나타낸 바와 같이 DRAM은 반도체기판(11)과, 기판(11)상에 제공된 게이트 절연막(12) 및, 막(12)상에 제공된 게이트전극(13)으로 이루어진다. 게이트전극(13)은 워드선으로 기능하면서 서로 평행하게 연장된다. 제1군의 절연막(14; 예컨대, 실리콘 질화막)이 게이트전극(13)의 최상부에 제공되고, 제2군의 절연막(15; 예컨대, 실리콘 질화막)이 게이트전극(13)의 측상에 제공된다. 제6(b)도에 도시된 바와 같이 제3군의 절연막(16; 실리콘 다이옥사이드막)이 게이트전극(13)사이에 제공된다. 제5도에 도시된 바와 같이 콘택트형성 마스크(17)가 게이트전극(13)에 대해 직각으로 연장되는 슬릿을 갖는다. 절연막(16)은 에칭스톱퍼로서의 절연막(14,15)을 이용하여 절연막상을 선택적으로 에칭을 수행하는 것에 의해 형성됨으로써 콘택트홀이 형성된다.
게이트전극(13)을 따라 서로 공간지워진 각 콘택트홀의 2개의 반대측이 콘택트형성 마스크(17)에 의해 정의되고, 여기서 직각으로 게이트전극(13)과 교차하는 선을 따라 공간지워진 다른 반대측이 절연막(14,15)에 의해 정의된다. 절연막(14,15)이 게이트전극(13)과 함께 자기정합되므로 콘택트홀이 게이트전극(13)에 대해 직각으로 연장되는 선을 따라 게이트전극(13)과 함께 자기정합된다.
제5도에 나타낸 바와 같이 DRAM은 소자영역(18; 빗금친 부분)과 소자분리영역(19)을 갖는다.
이러한 DRAM의 메모리셀은 6F2(F: 최소 프로세싱 크기) 개방 폴디드구조로 배치되고, 이는 D. Takahashi 등의 VLSI Circuit, 1993, p.89에 개시되어 있다. 이러한 메모리 레이아웃 구조에 있어서 오직 하나의 패싱워드선이 비트선을 따라 인접하는 메모리셀 사이에 제공된다. 각 콘택트홀이 워드선에 대해 직각으로 연장되는 패턴을 이용해서 형성되므로 그에 제공된 콘택트홀은 비트선 콘택트부와 저장노드 콘택트부를 위한 2개의 부분으로 각각 분할된다. 콘택트홀은 불필요한 부분에서 형성되지 않게 된다.
[제2실시예]
제7도는 본 발명의 제2실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도이다. 제8(a)도 및 제8(b)도는 각각 제7도의 선 VIIIA-VIIIA 및 선 VIIIB-VIIIB에 따른 단면도이다.
구성요소는 제5도에 도시된 것과 유사하거나 동일하고, 제6(a)도 및 제6(b)도는 제7도, 제8(a)도 및 제8(b)도와 동일한 참조부호로 나타내고, 그에 대한 상세한 설명은 하지 않는다.
제7도에 나타낸 바와 같이 제2실시예는 트렌치(21; 원으로 나타냄)와 비트선 콘택트(22; 사선으로 나타냄)를 갖춘다. 제8(a)도 및 제8(b)도로부터 알 수 있는 바와 같이 저장전극(31)과, 캐패시터 절연막(32), 칼라 산화막(33), 층간절연막(35), 매립전극(36) 및, 비트선(37)을 갖는다.
제7도에 나타낸 바와 같이 메모리셀은 제1실시예와 마찬가지로 개방 폴디드 구조로 배치된다. 2개의 SN콘택트와 하나의 비트선 콘택트(22)가 각 소자영역(18:빗금친 부분)에 제공된다. 각 트렌치(21)는 최소 프로세싱 크기(F)의 약 반과 동일한 크기에 대해 소자영역(18)을 중첩한다. 트렌치(21)에 하나의 저장전극(31)이 제공된다. 전극(31)은 트렌치(21)와 중첩되지 않는 소자영역(18)의 일부분에 대해 기판의 표면상에서 연결될 수 있게 된다.
제8(a)도 및 제8(b)도로부터 알 수 있는 바와 같이, 콘택트홀은 각 비트선 콘택트부에서 만들어지고, 각 저장노드 콘택트부는 전극재료(예컨대, 다결정 실리콘)로 채워져 전극(36)을 형성한다. 전극(36)은 저장전극(31)을 소자영역(18)에 연결한다.
비트선 콘택트의 영역에 형성된 전극(36)은 충분히 더 높은 접촉을 야기시킨다. 따라서, 적절한 콘택트가 비트선 콘택트를 개구하는 경우 비트선을 형성하도록 다시 깊은 에칭을 수행할 필요없이 얻어지게 된다.
[제3실시예]
제9도는 본 발명의 제3실시예에 따른 DRAM의 레이아웃패턴을 나타낸 평면도이다. 제10(a)도 및 제10(b)도는 각각 제9도의 선 XA-XA 및 선 XB-XB에 따른 단면도이다.
제3실시예는 기본적으로 제1실시예와 유사한 바, 이는 스택드 DRAM이다. 제9도에 나타낸 바와 같이 메모리셀이 트렌치형 DRAM과 동일한 방법으로 배치된다. 저장전극(41)이 저장노드 콘택트부상 및 비트선 콘택트부상의 창패턴(39)에 제공된다. 패턴(39)은 캐패시터의 카운터 전극이 되는 기판전극의 일부를 제거하기 위해 각각 제공된다.
제10(a)도 및 제10(b)도에 도시된 마와 같이, 전극재료(예컨대, 다결정 실리콘)가 비트선 콘택트부와 저장노드 콘택트부로 만들어진 콘택트홀에 채워져 전극(36)을 형성한다.
전극(36)상에는 축적전극(41)이 제공된다. 캐패시터 절연막(42)이 저장전극(41)상에 제공되고, 기판전극(43)이 캐패시터 절연막(42)상에 각각 제공된다. 기판전극(42)의 비트선 콘택트부는 창패턴(39)을 이용하여 부분적으로 제거된다. 비트선(37)이 비트선 콘택트(22) 아래에 위치한 전극(36)에 연결된다.
[제4실시예]
본 발명의 제4실시예는 제5도, 제6(a)도 및 제6(b)도에서 설명한 제2실시예와 유사한 DRAM이다. 제11(a)도 내지 제11(j)도를 참조하여 제4실시예를 설명한다. 제11(a)도 내지 제11(e)도는 제6(a)도 및 제5도에 대응하고, 제11(f)도 내지 제11(j)도는 제6(b)도에 대응한다.
먼저, 제11(a)도 및 제11(f)도에 도시된 바와 같이 게이트 절연막(12)이 반도체기판(11)상에 형성되고, 게이트전극(13)이 절연막(12)상에 형성된다. 더욱이, 제1군의 절연막(14)이 게이트전극(13)의 최상부상 및 게이트전극(13)의 측상의 제2군의 절연막(15)에 형성된다.(절연막(14,15)은 예컨대 실리콘 질화물로 만들어진다) 이 때, 절연막(16)이 구조의 전체 표면상에 퇴적되어, 게이트전극(13)사이의 갭을 채우며, 절연막(14,15)을 덮는다. 절연막(16)은 절연막(14,15)의 재료와 다른 재료로 만들어진다(예컨대, 막(16)은 BPSG, PSG 또는 SiO2로 만들어진다).
다음에, 제11(b)도 및 제11(g)도에 나타낸 바와 같이, 절연막(16)이 에치백됨으로써(예컨대, 폴리싱에 의해) 막(16)의 상부표면이 각 게이트전극(13)상에 제공된 절연막(14)의 상부 표면과 거의 동일하게 만들어진다. 결과적으로, 게이트전극(13)과 절연막(15) 사이에 위치한 제3군의 절연막(16)이 형성된다. 이는 막(16)의 상부 표면이 게이트전극(13)의 최대에서 두께의 약 10%만큼 각 절연막(14) 보다 더 높거나 낮으면 문제로 되지 않는다.
제11(c)도 및 제11(h)도에 나타낸 바와 같이, 제3군의 절연막(16)이 슬릿을 갖춘 레지스트패턴(51)을 이용하여 RIE에 의해 제거된다. 그에 따라 콘택트홀이 만들어진다. 이 때, 제11(d)도 및 제11(i)도에 나타낸 바와 같이, 도전막(36; 예컨대, 다결정 실리콘)이 퇴적되어 콘택트홀을 채움과 더불어 절연막(14,15)을 덮는다.
그 후, 제11(e)도 및 제11(j)도에 나타낸 바와 같이, 도전막(36)이 에치백됨으로써(예컨대, 폴리싱, CDE 또는 RIE에 의해) 콘택트홀에 전극(36)을 형성한다. 따라서, DRAM이 제5도, 제6(a)도 및 제6(b)도에 도시된 제2실시예의 구조와 유사하게 제조되게 된다.
상기한 바와 같이 절연막(14,15)이 하나의 재료로 만들어지고, 절연막(16)이 다른 재료로 만들어진다. 따라서, 에칭에 의해 절연막(16)을 제거함으로써 만들어진 콘택트홀이 자기정합될 수 있게 된다.
[제5실시예]
본 발명의 제4실시예는 제5도, 제6(a)도 및 제6(b)도에서 설명한 제2실시예와 유사한 DRAM이다. 제12(a)도 내지 제12(f)도를 참조하여 제4실시예를 설명한다. 제12(a)도 내지 제12(e)도는 제6(a)도 및 제5도에 대응하고, 제12(f)도 내지 제12(j)도는 제6(b)도에 대응한다.
먼저, 제12(a)도 및 제12(f)도에 도시된 바와 같이 게이트 절연막(12)이 반도체기판(11)상에 형성되고, 게이트전극(13)이 절연막(12)상에 형성된다. 더욱이, 제1군의 절연막(14)이 게이트전극(13)의 최상부상에 형성된다. 절연막(15)이 형성되고, 절연막(12), 게이트전극(13), 절연막(14)을 덮는다. 이 때, 절연막(16)이 구조의 전체 표면상에 퇴적되어, 절연막(15)을 덮는다. 절연막(14)과 절연막(15)은 예컨대 실리콘 질화물로 만들어진다. 절연막(16)은 절연막(14,15)의 재료와 다른 재료로 만들어지는 바, 예컨대, 이는 BPSG, PSG또는 SiO2로 만들어진다.
그 후, 제4실시예와 동일한 제조방법의 단계가 연속적으로 수행된다. 특히, 제12(b)도 및 제12(g)도에 나타낸 바와 같이, 절연막(16)이 에치백됨으로써(예컨대, 폴리싱에 의해) 막(16)의 상부 표면이 각 게이트전극(13)상에 제공된 절연막(14)의 상부 표면과 거의 동일하게 만들어진다. 결과적으로, 게이트전극(13)과 절연막(15) 사이에 위치한 제3군의 절연막(16)이 형성된다. 다음에, 제12(c)도 및 제12(h)도에 나타낸 바와 같이, 제3군의 절연막(16)이 슬릿을 갖춘 레지스트패턴(51)을 이용하여 RIE에 의해 제거된다. 에칭이 절연막(15)을 이용함으로써 정지된다. 이때, 제12(d)도 및 제12(i)도에 나타낸 바와 같이, 절연막(15)에 RIE가 수행되어 기판(11)을 노출시키고, 도전막(36)이 퇴적된다. 그 후, 제12(e)도 및 제12(j)도에 나타낸 바와 같이, 도전막(36)이 에치백된다.
본 발명에 있어서 절연막(15)이 제3군의 절연막(16)의 에칭을 정지시킨다. 따라서, 기판(11)의 오버에칭이 제4실시예 보다 낮아지게 되어 기판(11)의 두께의 감소를 방지한다.
[제6실시예]
제6실시예의 제조방법은 RAM으로서, 단면도인 제13(a)도 및 제13(j)도를 참조하여 설명한다.
먼저, 제13(a)도 및 제13(f)도에 나타낸 바와 같이, 절연막(15)이 10 내지 20nm의 얇은 두께로 형성되는 것을 제외하고는 게이트 절연막(12), 게이트전극(13), 제1군의 절연막(14), 절연막(15) 및, 절연막(16)이 제12(a)도 및 제12(f)도에 도시된 바와 같이 제5실시예에서와 같은 동일한 방법으로 형성된다. 필요하면 절연막(15)의 형성을 생략할 수 있다. 이 때, 제13(f)도 및 제13(g)도에 나타낸 바와 같이 제3군의 절연막(16)이 에치백되어 제12(b)도 및 제12(g)도에 나타낸 바와 같이 제5실시예와 동일한 방법으로 제3군의 절연막(16)을 형성한다. 다음에, 제13(c)도 및 제13(h)도에 나타낸 바와 같이 제12(c)도 및 제12(h)도에서 설명한 제5실시예와 동일한 방법으로 절연막(16)이 RIE에 의해 제거된다.
그 후, 제13(d)도 및 제13(i)도에 나타낸 바와 같이 측벽, 또는 제4군의 절연막(52)이 RIE에 의해 콘택트홀에 형성되고, 기판(11)이 동시에 노출된다. 더욱이, 도전막(36)이 퇴적된다. 그 후, 제13(e)도 및 제13(j)도에 나타낸 바와 같이 도전막(36)이 에치백되어 콘택트홀을 채운다.
제6실시예에 있어서, 콘택트홀이 만들어진 후, 측벽이 형성되고, 따라서 제4실시예(제11(a)도 내지 제11(j)도) 및 제5실시예(제12(a)도 및 제12(j)도) 보다 더 짧은 시간내에서 오버에칭될 수 있다. 따라서, 각 측벽의 두께가 더욱 감소되어 콘택트전극 사이의 절연을 확실하게 한다.
[제7실시예]
제7실시예의 제조방법은 또한 RAM으로서 제14(a)도 내지 제14(j)도를 참조하여 설명한다. 제14(a)도 내지 제14(c)도에 도시된 단계는 제13(a)도 내지 제13(c)도에서 설명한 제6실시예의 제조단계와 동일하고, 제14(f)도 내지 제14(h)도에 도시된 단계는 제13(g)도 내지 제13(h)도에서 설명한 제6실시예의 제조와 동일하다.
제14(d)도 및 제14(i)도에 나타낸 바와 같이 절연막(52)이 퇴적되고, 도전막(53; 예컨대, 도우프된 다결정 실리콘으로 만들어진)이 퇴적된다. 도전막(53)에 대해 RIE가 수행되어 측벽을 형성한다. 이 때, 절연막(52)이 RIE에 의해 에칭되어 측벽을 형성함과 더불어 기판(11)을 노출시킨다. 더욱이, 도전막(36)이 퇴적된다. 그 후, 제14(e)도 및 제14(j)도에 도시된 바와 같이 도전막(36)이 에치백되어 제13(e)도 및 제13(j)도에서 설명한 제6실시예와 동일한 방법으로 콘택트홀을 채운다.
제7실시예에 있어서, 도전막(52)이 완전하게 절연막(52)을 보호하여 절연막(52)은 전혀 두께가 감소되지 않게 된다. 이는 콘택트 사이의 절연을 증강시킨다. 더욱이, 도전막(52)이 보호막으로서 이용되므로 콘택트가 감소된 직경을 갖음에도 불구하고 매립전극은 그 저항성이 변화되지 않게 된다. 이는 양호한 콘택트를 확보한다.
[제8실시예]
제8실시예의 제조방법 또한 RAM으로서 제15(a)도 내지 제15(c)도, 제16(a)도 내지 제16(c)도 및, 제17(a)도 내지 제17(c)도를 참조하여 설명한다. 제15(a)도, 제16(a)도 및 제17(a)도는 평면도이고, 각각 메모리셀 레이아웃을 나타낸다. 제15(b)도 및 제15(c)도는 선 XVB 및 선 XVC에 따른 단면도, 제16(b)도 및 제16(c)도는 선 XVIB 및 선 XVIC에 따른 단면도이다. 제17(b)도 및 제17(c)도는 선 XVIIB 및 선 XVIIC에 따른 단면도이다.
이러한 RAM은 스택드 메모리셀로 이루어지고, 각각 비트선에 제공된 캐패시터를 갖춘다. 본 발명은 DRAM의 메모리셀의 매립된 콘택트와 저장노드 콘택트에 적용된다.
DRAM은 반도체기판(61), 확산층(62), 게이트전극(63), 게이트보호/절연층(64), 층간절연막(66,75,96), 콘택트패턴(67), 소자영역(68; 빗금친 부분), 소자분리영역(69), 비트선 콘택트(72), 매립전극(76,86,97), 비트선(77), 비트선보호/절연막(78), 저장전극(91), 캐패시터 절연막(92), 기판전극(93) 및, 저장노드(SN) 콘택트로 이루어진다.
DRAM의 제조방법을 제15(a)도 내지 제15(c)도, 제16(a)도 내지 제16(c)도 및, 제17(a)도 내지 제17(c)도를 참조하여 설명한다.
제15(a),(b),(c)도에 도시한 바와 같이 콘택트패턴(67)을 이용함으로써 게이트전극(63) 사이에 제공된 절연막(66)에 슬릿이 만들어진다. 콘택트홀이 게이트 패턴을 이용함으로써 형성되고, 절연막(66)에 만들어진 슬릿을 따라 배치된다. 콘택트홀이 다결정 실리콘으로 채워져 매립전극(86)을 형성한다.
다음에, 제16(a),(b),(c)도에 도시된 바와 같이, 층간절연막(75)이 퇴적된다. 홀이 막(75)에 만들어지고, 매립전극(86)을 노출시킨다. 매립전극(76)이 이러한 홀에 형성된다. 비트선(77)이 형성되는데, 이는 게이트전극(63)에 대해 직각으로 연장된다. 게이트전극(63)과 같이 비트선(77)이 절연막(78)으로 덮여진다.
이 때, 제17(a),(b),(c)도에 나타낸 바와 같이 절연막(96)이 비트선(77) 사이에 형성된다. 각각 2개의 비트선(77)과 교차하는 스트립으로 이루어진 저장노드 콘택트패턴(95)을 이용함으로써 콘택트홀이 만들어지고, 각각 2개의 인접하는 게이트전극(63) 사이에 위치한 하나의 매립전극에 도달한다. 이 때, 패턴(95)의 각 슬릿이 비트선(77)에 의해 분할된다. 콘택트홀은 도전성 재료로 채워지고, 이는 매립전극(97)을 형성한다. 이 때, 저장전극(91)이 형성되어 매립전극(86)과 콘택트된다. 그 후, 캐패시터 절연막(92)이 퇴적됨과 더불어 기판전극(93)이 형성됨으로써 메모리셀이 만들어진다.
[제9실시예]
제18도는 본 발명의 제9실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도이다.
제9실시예는 본 발명이 8F2트렌치형 메모리셀에 적용된 경우를 나타낸다. 제2실시예(제7도)는 6F2트렌치형 메모리셀의 채택이 적용되고, 제9실시예는 8F2트렌치형 메모리셀의 채택이 적용되는 바, 그 레이아웃이 제18도에 도시되어 있다.
즉, 각 소자영역(18)은 2개의 게이트전극(13)과 교차하도록 형성되고, 4개의 게이트전극(13)상에 마운트된다. 이 경우, 하나의 비트선 콘택트가 각 소자영역(18)의 중앙에 대응하는 위치에 제공되고, 2개의 SN 콘택트가 각 측에 제공된다.
또한, 8F2트렌치형 메모리셀의 경우, 콘택트홀이 비트선 콘택트부와 저장노드 콘택트부를 위한 2개의 부분으로 분할된 곳에 각각 제공된다. 콘택트홀은 불필요한 부분을 형성하지 않게 된다.
따라서, 본 발명이 8F2트렌치형 메모리셀에 적용되는 경우, 6F2트렌치형 메모리셀에서 얻어진 동일한 이점을 얻을 수 있게 된다.
[제10실시예]
제19(a)도 및 제19(b)도는 본 발명의 제10실시예에 따른 DRAM의 레이아웃 패턴을 나타낸 평면도이다.
제10실시예는 본 발명이 8F2스택형 메모리셀에 적용된 경우를 나타낸 것이다. 제3실시예(제9도)는 6F2스택형 메모리셀을 채택하고, 여기서 제10실시예는 8F2스택형 메모리셀을 채택하는 바, 그 레이아웃 패턴이 제19(b)도에 도시되어 있다.
마지막으로 형성된 레이아웃 패턴이 제19(b)도에 도시되어 있는 바, 그러나 양호한 이해를 위해 여러 부분(예컨대, 저장전극등)이 생략된 간단화된 레이아웃 패턴이 제19(a)도에 도시되어 있다. 제19(a)도의 빗금친 부분(19)은 레지스트로 덮여진 영역을 나타낸다. 한편, 소자영역이 다른 영역에 형성된다. 제19(b)도에 나타낸 바와 같이 이러한 전극을 위한 각각의 저장전극(113)과 콘택트(112)가 2개의 게이트전극(13) 사이에 브리지로 되도록 제공된다.
한편, 다수의 배선으로서의 게이트전극이 평행하게 배치되고, 슬릿패턴의 볼록부가 영역의 게이트전극과 교차하며, 소자영역의 구성과 유사한 경우로 피치의 반정도 어긋나 형성된다. 더욱이, 비트선 콘택트(22)가 소정 영역상에 선택적으로 형성된다.
따라서, 본 발명이 8F2스택형 메모리셀에 적용되는 경우, 6F2스택형 메모리셀에서 얻어진 동일한 이점이 얻어질 수 있게 된다. 더욱이, 8F2스택형 메모리셀에 있어서 전극을 형성하기 위한 복잡한 패턴을 채용할 필요가 없어 비트선과 소자영역이 용이하게 어긋날 수 있게 된다.
상기한 바와 같이 본 발명은 콘택트홀이 평행하게 연장되는 배선에 대해 어긋남에도 불구하고 콘택트 불량이 야기되지 않는 반도체장치를 제공할 수 있다. 따라서, 본 발명은 높은 수율로 차세대 1G비트 DRAM을 제조할 수 있게 된다.
한편, 본 발명은 그 요지를 이탈하지 않는 범위내에서 다양하게 변형하여 실시할 수 있음은 물론이다.
상기한 각 실시예에 있어서, 본 발명은 게이트전극에 적용된다. 그럼에도 불구하고, 게이트전극과 다른 전극에도 적용할 수 있다. 더욱이, 실시예는 DRAM을 설명하고 있음에도 불구하고, 본 발명은 DRAM과 다른 반도체 메모리에 적용할 수 있다. 더욱이, 본 발명은 반도체 메모리에 한정되는 것은 아니고, 서로 평행하게 연장되는 배선(예컨대, 주변회로 영역에 배치된 게이트배선 등) 사이에 만들어진 콘택트홀을 갖춘 소정의 다른 반도체장치에 적용할 수도 있다.

Claims (14)

  1. 반도체기판상에 다수의 배선을 배치하는 단계와; 상기 배선의 최상부에 제1군의 절연막을 각각 형성하는 단계; 상기 배선의 측상에 제2군의 절연막을 각각 형성하는 단계; 상기 제1군의 절연막 보다 더 높지 않은 레벨에 위치한 상부 표면을 갖춘 제3군의 절연막을 상기 배선 사이에 형성하는 단계; 상기 제3군의 절연막을 선택적으로 에칭함으로써 콘택트홀을 형성하는 단계 및; 전기적 도전재료로 상기 콘택트홀을 채우는 단계를 구비하여 이루어지고; 상기 콘택홀을 형성하는 단계가 상기 배선중 적어도 하나와 교차하는 슬릿을 갖춘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 패턴을 형성하는 단계가 슬릿을 갖춘 마스크와 스톱퍼로서의 상기 제1군의 절연막을 이용함으로써 상기 제3군의 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 패턴을 형성하는 단계가 슬릿을 갖춘 마스크와 스톱퍼로서의 상기 제1 및 제2군의 절연막을 이용함으로써 상기 제3군의 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는반도체장치의 제조방법.
  4. 제1항에 있어서, 콘택트홀을 형성하는 단계 후에 상기 콘택트홀의 측상에 제4군의 절연막을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 콘택트홀을 형성하는 단계후 상기 콘택트홀의 측상에 절연막과 도전막을 포함하는 2층막을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 전기적 도전재료로 상기 콘택트홀을 채우는 단계에서 상기 전기적 도전재료가 상기 제3군의 절연막의 나머지 부분의 상부 표면과 동일하거나 더 낮은 레벨에 위치한 상부 표면을 갖는 콘택트를 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 다수의 배선이 서로 평행하게 배치된 것을 특징으로 하는 반도체장치의 제조방법.
  8. 반도체기판상에 다수의 배선을 배치하는 단계와; 상기 배선의 최상부에 제1군의 절연막을 각각 형성하는 단계; 상기 배선의 측상에 제2군의 절연막을 각각 형성하는 단계; 상기 배선 사이에 제3군의 절연막을 형성하는 단계; 상기 제3군의 절연막을 선택적으로 에칭함으로써 콘택트홀을 형성하는 단계 및; 전기적 도전재료로 상기 콘택트홀을 채움으로써 상기 제1군의 절연막의 나머지 부분의 상부 표면 보다 더 높지 않은 레벨에 위치한 상부 표면을 갖는 콘택트를 형성하는 단계를 구비하여 이루어지고; 상기 콘택트홀을 형성하는 단계가 상기 배선중 적어도 하나와 교차하는 슬릿을 갖춘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 패턴을 형성하는 단계가 슬릿을 갖춘 마스크와 스톱퍼로서의 상기 제1군의 절연막을 이용함으로써 상기 제3군의 절연막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제8항에 있어서, 상기 패턴을 형성하는 단계가 슬릿을 갖춘 마스크와 스톱퍼로서의 상기 제1 및 제2군의 절연막을 이용함으로써 상기 제3군의 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제8항에 있어서, 콘택트홀을 형성하는 단계 후에 상기 콘택트홀의 측상에 제4군의 절연막을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제8항에 있어서, 콘택트홀을 형성하는 단계 후에 상기 콘택트홀의 측상에 절연막과 도전막을 포함하는 2층막을 형성하는 단계를 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제8항에 있어서, 상기 제3군의 절연막을 형성하는 단계에서 상기 제3군의 절연막이 상기 제1군의 절연막의 상부 표면과 동일하거나 더 높은 레벨에 위치한 상부 표면을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제8항에 있어서, 상기 다수의 배선이 서로 평행하게 배치된 것을 특징으로 하는 반도체장치의 제조방법.
KR1019960040468A 1995-09-18 1996-09-18 반도체장치의 제조방법 KR100241203B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23884795A JP3277103B2 (ja) 1995-09-18 1995-09-18 半導体装置及びその製造方法
JP95-238847 1995-09-18

Publications (1)

Publication Number Publication Date
KR100241203B1 true KR100241203B1 (ko) 2000-02-01

Family

ID=17036157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960040468A KR100241203B1 (ko) 1995-09-18 1996-09-18 반도체장치의 제조방법

Country Status (4)

Country Link
US (2) US5899739A (ko)
JP (1) JP3277103B2 (ko)
KR (1) KR100241203B1 (ko)
DE (1) DE19638160A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277103B2 (ja) * 1995-09-18 2002-04-22 株式会社東芝 半導体装置及びその製造方法
JP4086926B2 (ja) * 1997-01-29 2008-05-14 富士通株式会社 半導体装置及びその製造方法
US6559476B2 (en) * 2001-06-26 2003-05-06 United Microelectronics Corp. Method and structure for measuring bridge induced by mask layout amendment
KR100502410B1 (ko) * 2002-07-08 2005-07-19 삼성전자주식회사 디램 셀들
JP2009259975A (ja) 2008-04-15 2009-11-05 Toshiba Corp 半導体集積回路装置
US9397049B1 (en) 2015-08-10 2016-07-19 International Business Machines Corporation Gate tie-down enablement with inner spacer

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0328366A (ja) * 1989-06-26 1991-02-06 Shikoku Chem Corp 金属蒸着フィルム
JPH05235299A (ja) * 1992-02-25 1993-09-10 Sony Corp 半導体記憶装置
JPH06140635A (ja) * 1993-05-26 1994-05-20 Hitachi Ltd 半導体記憶装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62156834A (ja) * 1985-12-28 1987-07-11 Nec Corp 半導体集積回路装置
JP2518435B2 (ja) * 1990-01-29 1996-07-24 ヤマハ株式会社 多層配線形成法
US5200358A (en) * 1991-11-15 1993-04-06 At&T Bell Laboratories Integrated circuit with planar dielectric layer
JPH05283362A (ja) * 1992-04-03 1993-10-29 Sony Corp 多層配線の形成方法
JP2773530B2 (ja) * 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
DE4232621C1 (de) * 1992-09-29 1994-03-10 Siemens Ag Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur
JPH06302599A (ja) * 1993-04-13 1994-10-28 Toshiba Corp 半導体装置およびその製造方法
KR970004922B1 (ko) * 1993-07-27 1997-04-08 삼성전자 주식회사 고집적 반도체 배선구조 및 그 제조방법
JP2751820B2 (ja) * 1994-02-28 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5482894A (en) * 1994-08-23 1996-01-09 Texas Instruments Incorporated Method of fabricating a self-aligned contact using organic dielectric materials
JP3277103B2 (ja) * 1995-09-18 2002-04-22 株式会社東芝 半導体装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0328366A (ja) * 1989-06-26 1991-02-06 Shikoku Chem Corp 金属蒸着フィルム
JPH05235299A (ja) * 1992-02-25 1993-09-10 Sony Corp 半導体記憶装置
JPH06140635A (ja) * 1993-05-26 1994-05-20 Hitachi Ltd 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US6162720A (en) 2000-12-19
JPH0982916A (ja) 1997-03-28
DE19638160A1 (de) 1997-03-20
US5899739A (en) 1999-05-04
JP3277103B2 (ja) 2002-04-22

Similar Documents

Publication Publication Date Title
EP0318277B1 (en) Dynamic random access memory device and method for producing the same
US5629539A (en) Semiconductor memory device having cylindrical capacitors
JP3532325B2 (ja) 半導体記憶装置
US5140389A (en) Semiconductor memory device having stacked capacitor cells
KR0170312B1 (ko) 고집적 dram 셀 및 그 제조방법
US6979614B2 (en) Semiconductor memory device and method of manufacturing the same
KR100499175B1 (ko) 반도체 장치 및 이의 제조 방법
US20020060334A1 (en) Semiconductor integrated circuit device and method of manufacturing the same
US20050224895A1 (en) Semiconductor memory device and manufacturing method thereof
US5005072A (en) Stacked cell design for 16-megabit DRAM array having a pair of interconnected poly layers which enfold a single field plate layer and connect to the cell's storage node junction
US20060040454A1 (en) Semiconductor devices having DRAM cells and methods of fabricating the same
US5374576A (en) Method of fabricating stacked capacitor cell memory devices
KR100327123B1 (ko) 디램셀캐패시터의제조방법
KR20020001261A (ko) 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
US5671175A (en) Capacitor over bitline DRAM cell
US6118145A (en) Semiconductor device and manufacturing method thereof
KR100241203B1 (ko) 반도체장치의 제조방법
US6930341B2 (en) Integrated circuits including insulating spacers that extend beneath a conductive line
US7473954B2 (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
US6051466A (en) Method of making a semiconductor device with a stacked cell structure
US20040147073A1 (en) Integrated circuit memory devices
KR100532424B1 (ko) 반도체 메모리 장치 및 그 제조방법
KR100246692B1 (ko) 매립 배선층을 갖는 반도체 장치 및 그 제조 방법
KR100398304B1 (ko) 반도체 장치의 제조 방법
KR100297606B1 (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081027

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee