JPH0410539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0410539A JPH0410539A JP11312290A JP11312290A JPH0410539A JP H0410539 A JPH0410539 A JP H0410539A JP 11312290 A JP11312290 A JP 11312290A JP 11312290 A JP11312290 A JP 11312290A JP H0410539 A JPH0410539 A JP H0410539A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 19
- 239000001301 oxygen Substances 0.000 claims abstract description 19
- 230000003647 oxidation Effects 0.000 claims abstract description 18
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 14
- -1 oxygen ions Chemical class 0.000 claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000005468 ion implantation Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 238000000206 photolithography Methods 0.000 abstract description 3
- 230000001681 protective effect Effects 0.000 abstract description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 150000002926 oxygen Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法に関し、特に半導体基板
上に配線または電極を有する半導体装置の製造方法に関
するものである。
上に配線または電極を有する半導体装置の製造方法に関
するものである。
（ロ）従来の技術
第２図Ａ乃至第２図Ｃは従来技術による半導体装置の製
造方法を示す断面図である。
造方法を示す断面図である。
まず第２図Ａに示す如く、半導体基板（１）上にゲート
酸化膜等の絶縁膜（２）、導電膜（３）を順次形成する
。
酸化膜等の絶縁膜（２）、導電膜（３）を順次形成する
。
次に導電膜（３）上にレジストを塗布し、フォトリソグ
ラフィーによって配線パターン状のフォトレジスト（４
）を形成する。
ラフィーによって配線パターン状のフォトレジスト（４
）を形成する。
続いて第２図Ｂに示す如く、フォトレジストり４）を保
護膜として導電膜（３）をエツチングして配線（５）を
形成する。
護膜として導電膜（３）をエツチングして配線（５）を
形成する。
次に第２図Ｃに示す如く、フォトレジスト（４）を除去
した後にたとえばＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ ５ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜、またはＢ Ｐ Ｓ Ｇ
（Ｂｏｒｏｐｈｏｓｐｈ。
した後にたとえばＰ Ｓ Ｇ （Ｐｈｏｓｐｈｏ ５ｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜、またはＢ Ｐ Ｓ Ｇ
（Ｂｏｒｏｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ ）膜等の絶縁膜（６）
をＣＶＤ法等によって堆積する。
をＣＶＤ法等によって堆積する。
しかる後に平坦化のために絶縁膜（６）に熱処理を施し
ていた。
ていた。
（ハ）発明が解決しようとする課題
しかしながら斯上した従来の方法では、配線（５）を形
成した後に絶縁膜（６）を堆積し、その後の熱処理等に
よって絶縁膜（６）の平坦化を行なうため、第２図Ｃに
示す如く十分な平坦化がなきれなかった。
成した後に絶縁膜（６）を堆積し、その後の熱処理等に
よって絶縁膜（６）の平坦化を行なうため、第２図Ｃに
示す如く十分な平坦化がなきれなかった。
このため絶縁膜（６）上にさらに上層配線を形成する場
合、上層配線の段切れや短絡が生ずるという問題点を有
していた。
合、上層配線の段切れや短絡が生ずるという問題点を有
していた。
本発明は斯上した問題点に鑑みて創作きれたものであり
、配線間に形成される絶縁膜を完全に平坦化した半導体
装置の製造方法を提供することを目的としている。
、配線間に形成される絶縁膜を完全に平坦化した半導体
装置の製造方法を提供することを目的としている。
（ニ）課題を解決するだめの手段
本発明は、導電膜の所定部分を耐酸化性膜で被覆して、
選択的に酸素イオンを注入し、該導電膜に該耐酸化性膜
をマスクとして酸素雰囲気中でランプアニールを施すこ
とによって、配線間絶縁膜と配線とを同時に形成するこ
とを特徴としている。
選択的に酸素イオンを注入し、該導電膜に該耐酸化性膜
をマスクとして酸素雰囲気中でランプアニールを施すこ
とによって、配線間絶縁膜と配線とを同時に形成するこ
とを特徴としている。
（句作用
本発明によれば、導電膜に選択的に酸素イオンを注入し
、該導電膜を酸素雰囲気中でランプアニールする工程を
有しているので、導電膜の酸素イオンを注入した部分で
は、その後のランプアニールによって増速酸化が起こり
、この部分が絶縁膜となる。
、該導電膜を酸素雰囲気中でランプアニールする工程を
有しているので、導電膜の酸素イオンを注入した部分で
は、その後のランプアニールによって増速酸化が起こり
、この部分が絶縁膜となる。
一方、酸素イオンが注入跡れなかった部分ではその上方
を耐酸化性膜で被Ｎされているので酸化きれないことに
より、配線間絶縁膜と配線とが同時に形成されるのであ
る。
を耐酸化性膜で被Ｎされているので酸化きれないことに
より、配線間絶縁膜と配線とが同時に形成されるのであ
る。
このように形成された絶縁膜は酸化による体積膨張によ
って表面が凸形状となるが、この画部分は導電膜に対し
て選択比の高いエツチングによって容易に除去できる結
果、完全な平坦化が可能である。
って表面が凸形状となるが、この画部分は導電膜に対し
て選択比の高いエツチングによって容易に除去できる結
果、完全な平坦化が可能である。
また本発明によれは、エツチング工程を行なう必要がな
いので製造工程を簡易化できるという利点も有している
。
いので製造工程を簡易化できるという利点も有している
。
（へ）実施例
次に第１図Ａ乃至第１図Ｆを参照しながら、本発明の詳
細な説明する。
細な説明する。
まず第１図Ａに示す如く、半導体基板（１１）上のゲー
ト酸化膜等のシリコン酸化膜（１２）上に、ポリシリコ
ン膜（１３）、窒化シリコン膜（１４）を順次付着する
。
ト酸化膜等のシリコン酸化膜（１２）上に、ポリシリコ
ン膜（１３）、窒化シリコン膜（１４）を順次付着する
。
ポリシリコン膜り１３）はＬＰＣＶＤ法等によって４０
００人に付着し、燐をドープして低抵抗化した後に、そ
の上にＬＰＣＶＤ法等によって窒化ジノコン膜（１４）
を１５００人に付着する。
００人に付着し、燐をドープして低抵抗化した後に、そ
の上にＬＰＣＶＤ法等によって窒化ジノコン膜（１４）
を１５００人に付着する。
次に第１図Ｂに示す如く、ポリシリコン膜（１３）上に
レジストを塗布し、フォトリソグラフィーによって配線
パターンに相当するフォトレジスト（１５）を形成する
。続いて、フォトレジスト（１５）を保護膜として窒化
シリコン膜（１４）をエツチングし、ポリシリコン膜（
１３）を露出する。
レジストを塗布し、フォトリソグラフィーによって配線
パターンに相当するフォトレジスト（１５）を形成する
。続いて、フォトレジスト（１５）を保護膜として窒化
シリコン膜（１４）をエツチングし、ポリシリコン膜（
１３）を露出する。
次に第１図Ｃに示す如く、フォトレジスト（１５）とそ
の下方に残存した窒化シリコン膜（１４）をマスクとし
て、イオン注入法により酸素イオンをポリシリコン膜（
１３）中に注入する。
の下方に残存した窒化シリコン膜（１４）をマスクとし
て、イオン注入法により酸素イオンをポリシリコン膜（
１３）中に注入する。
ここでイオン注入は、注入１ＬＩＸ１０”〜ＩＸ１０
” １ｏｎｓ ／ ｃｍ ”、加速電圧３０ ＫｅＶ
〜４０ ＫｅＶの条件にて行なう。
” １ｏｎｓ ／ ｃｍ ”、加速電圧３０ ＫｅＶ
〜４０ ＫｅＶの条件にて行なう。
次に第１図りに示す如く、フォトレジスト（１５）を除
去した後に、酸素雰囲気中でポリシリコン膜（１３）に
ランプアニールを施す。
去した後に、酸素雰囲気中でポリシリコン膜（１３）に
ランプアニールを施す。
この結果、酸素イオンの注入された部分は増加酸化によ
ってＰＳＧ化した配線間絶縁膜（１６）に変化する。こ
の際、酸化による体積膨張によって、配線間絶縁膜（１
６）は表面が凸形状となる。
ってＰＳＧ化した配線間絶縁膜（１６）に変化する。こ
の際、酸化による体積膨張によって、配線間絶縁膜（１
６）は表面が凸形状となる。
一方窒化シリコン膜（１４〉で被覆され、酸素イ才ンの
注入されていない部分は実質的に酸化きれないので、こ
の部分が配線（１７）となるのである。この酸素雰囲気
中でのランプアニールによれば、短時間での酸化処理が
可能であるので、配線間絶縁膜（１ｂ）の横方向の成長
を低減し、配線（１７）の幅を十分に確保できる。
注入されていない部分は実質的に酸化きれないので、こ
の部分が配線（１７）となるのである。この酸素雰囲気
中でのランプアニールによれば、短時間での酸化処理が
可能であるので、配線間絶縁膜（１ｂ）の横方向の成長
を低減し、配線（１７）の幅を十分に確保できる。
続いて第１図Ｅに示す如く、窒化シリコン膜（１４）を
除去する。この段階では前記の如く、配線間絶縁膜（１
６）は表面が凸形状となったままである。
除去する。この段階では前記の如く、配線間絶縁膜（１
６）は表面が凸形状となったままである。
そこで第１図Ｆに示す如く、配線間絶縁膜＜１６）をポ
リシリコンに対して選択比の高いエツチング方法でエツ
チングすることによって凸状部分を除去した後に、ＣＶ
Ｄ法等によりＰＳＧ膜またはＢＰＳＧ膜等の付加絶縁膜
（１８）を７０００人の膜厚に付着する。
リシリコンに対して選択比の高いエツチング方法でエツ
チングすることによって凸状部分を除去した後に、ＣＶ
Ｄ法等によりＰＳＧ膜またはＢＰＳＧ膜等の付加絶縁膜
（１８）を７０００人の膜厚に付着する。
このような製造方法によって、配線（１７）は完全に平
坦化された絶縁膜に被覆されるので、上層配線を段切れ
や短絡を伴なうことなく形成することが可能である。
坦化された絶縁膜に被覆されるので、上層配線を段切れ
や短絡を伴なうことなく形成することが可能である。
（ト）発明の詳細
な説明したように、本発明によれば、導電膜の部分を選
択的に酸化し、配線と配線間絶縁膜とを導電膜内に同時
形成することによって、完全な平坦化を実現することが
できる。
択的に酸化し、配線と配線間絶縁膜とを導電膜内に同時
形成することによって、完全な平坦化を実現することが
できる。
したがって上層配線の段切れや短絡を防止し、集積回路
の歩留向上及び信頼性向上に寄与できるとともに、エツ
チング工程を要しないため製造工程を簡略化することが
できる。
の歩留向上及び信頼性向上に寄与できるとともに、エツ
チング工程を要しないため製造工程を簡略化することが
できる。
第１図Ａ乃至第１図Ｆは、本発明の半導体装置の製造方
法を示す断面図、第２図Ａ乃至第２図Ｃは、従来の半導
体装置の製造方法を示す断面図である。
法を示す断面図、第２図Ａ乃至第２図Ｃは、従来の半導
体装置の製造方法を示す断面図である。
Claims (3)
- （１）半導体基板上に形成される配線及び該配線間に形
成される絶縁膜を有する半導体装置の製造方法であって
、 導電膜、耐酸化性膜を順次積層する工程と、前記耐酸化
性膜上に配線パターンに相当するフォトレジストを形成
する工程と、 前記フォトレジストをマスクとして前記耐酸化性膜をエ
ッチングし、導電膜を露出させる工程と、 イオン注入法により酸素イオンを露出した前記導電膜内
へ注入する工程と、 前記導電膜に前記耐酸化性膜をマスクとして、酸素雰囲
気中でランプアニールを施すことにより、配線間の絶縁
膜と配線を形成する工程とを含むことを特徴とする半導
体装置の製造方法。 - （２）前記導電膜をポリシリコン膜とすることを特徴と
する請求項第１項記載の半導体装置の製造方法。 - （３）前記耐酸化性膜を窒化シリコン膜とすることを特
徴とする請求項第１項又は第２項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11312290A JPH0410539A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11312290A JPH0410539A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0410539A true JPH0410539A (ja) | 1992-01-14 |
Family
ID=14604082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11312290A Pending JPH0410539A (ja) | 1990-04-27 | 1990-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0410539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419749B1 (ko) * | 1996-10-22 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
-
1990
- 1990-04-27 JP JP11312290A patent/JPH0410539A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419749B1 (ko) * | 1996-10-22 | 2004-06-04 | 주식회사 하이닉스반도체 | 반도체소자의제조방법 |
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