JPH06334117A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 容量素子を有する半導体装置の製造方法のマ
スク工程を、容量下部電極のコンタクト領域にオーバー
ハングを生じさせることなく低減する。 【構成】 半導体基板１０１の上に形成された容量下部
電極１０５の上に第１の絶縁膜１０６を形成した後、第
１の絶縁膜１０６を選択的にエッチングして、容量絶縁
膜を形成する領域に第１の開口部１０８を形成すると共
に容量下部電極のコンタクトを形成する領域に第２の開
口部１０９を形成する。容量下部電極１０５及び第１の
絶縁膜１０６の上に容量絶縁膜となる第２の絶縁膜１１
０を形成した後、第２の絶縁膜１１０を選択的にエッチ
ングして、第２の絶縁膜１１０における、第２の開口部
１０９の底の部分及び第１の絶縁膜上の第２の開口部１
０９の周縁部分を除去する。その後、第１の開口部１０
８に容量上部電極１１３を形成すると共に第２の開口部
１１２に容量下部電極のコンタクト電極１１４を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板上に容量素子を有する半導体装
置の製造方法に関する。

【０００２】

【従来の技術】以下、半導体基板上に、バイポーラトラ
ンジスタと共に使用される容量素子を有する半導体装置
の従来の製造方法について説明する。

【０００３】まず、図８（ａ）に示すように、Ｐ型の半
導体基板２０１にＮ⁺ 型埋込み層２０２及びＮ^- 型エピ
タキシャル層２０３を形成した後、Ｎ^- 型エピタキシャ
ル層２０３の上に選択酸化法を用いて熱酸化膜２０４を
形成する。その後、熱酸化膜２０４をマスクとして、容
量下部電極となるＮ⁺ 型拡散層２０５を形成する。

【０００４】次に、図８（ｂ）に示すように、ＣＶＤ−
ＳｉＯ₂ 膜２０６を形成した後、第１のレジストパター
ン２０７（フォトマスク名をＣ１とする。）を用いて、
ＣＶＤ−ＳｉＯ₂ 膜２０６をエッチングすることにより
容量絶縁膜形成領域２０８を形成する。

【０００５】次に、図８（ｃ）に示すように、容量絶縁
膜となるシリコン窒化膜２０９を堆積した後、第２のレ
ジストパターン２１０（フォトマスク名をＣ２とす
る。）をシリコン窒化膜２０９の上における容量絶縁膜
形成領域２０８及びその近傍に形成する。その後、第２
のレジストパターン２１０をマスクにしてシリコン窒化
膜２０９をエッチングする。

【０００６】次に、図８（ｄ）に示すように、ＣＶＤ−
ＳｉＯ₂ 膜２０６の上に第３のレジストパターン２１１
（フォトマスク名をＣＷとする）を形成し、該第３のレ
ジストパターン２１１を用いてＣＶＤ−ＳｉＯ₂ 膜２０
６をエッチングすることにより、容量下部電極のコンタ
クト領域２１２を形成する。

【０００７】次に、図８（ｅ）に示すように、第３のレ
ジストパターン２１１を除去した後、通常のアルミニウ
ム配線工程により、容量上部電極２１３及び容量下部電
極２１４を形成すると容量素子が完成する。

【０００８】

【発明が解決しようとする課題】しかしながら、前記の
ような半導体装置の製造方法によると、容量下部電極と
なるＮ⁺ 型拡散層２０５を形成した後で容量下部電極の
コンタクト領域２１２を形成するまでに、３回のレジス
トパターン形成工程（フォトマスクＣ１、Ｃ２、ＣＷを
使用）が必要になる。このため、半導体装置の製造に要
する工程数が増えると共に製造コストが増加するという
問題を有している。

【０００９】そこで、前記の半導体装置の製造方法にお
ける工程数を少なくするために、シリコン窒化膜２０９
を除去するための第２のレジストパターン２１０を用い
るエッチング工程を省くことを考慮した。

【００１０】以下、この半導体装置の製造方法について
説明する。

【００１１】まず、図９（ａ）に示すように、容量絶縁
膜となるシリコン窒化膜１０９を堆積した後、第３のレ
ジストパターン２１１を用いるエッチングによりシリコ
ン窒化膜２０９及びＣＶＤ−ＳｉＯ₂ 膜２０６を除去し
て、容量下部電極のコンタクト領域２１２を形成する。

【００１２】次に、第３のレジストパターン２１１を除
去した後、アルミニウム配線の形成工程を行なうが、ア
ルミニウムとＮ⁺ 型拡散層２０５との間のコンタクト抵
抗を減らすため、通常、アルミニウムの堆積を行なう前
に、容量下部電極のコンタクト領域２１２の自然酸化膜
を除去するべくＳｉＯ₂ 膜２０６のウェットエッチング
を行なう。この場合、図９（ｂ）に示すように、容量下
部電極のコンタクト領域２１２において、ＣＶＤ−Ｓｉ
Ｏ₂ 膜２０６のサイドエッチングが起こり、オーバーハ
ング部２１５が形成されてしまう。

【００１３】次に、図９（ｃ）に示すように、アルミニ
ウムよりなる容量上部電極２１３及び容量下部電極２１
４を堆積すると、オーバーハング部１１５においては、
アルミニウムのステップカバレッジが極端に悪くなるた
め、この部分に堆積するアルミニウムの量が非常に少な
くなる。このため、図９（ｃ）に示すように、オーバー
ハング部１１５においてはアルミニウムの断線部１１６
が発生するという問題を有している。

【００１４】前記に鑑み、本発明は、半導体基板上に容
量素子を有する半導体装置の製造方法におけるマスク工
程を、容量下部電極のコンタクト領域におけるオーバー
ハングを生じさせることなく低減することを目的とす
る。

【００１５】

【課題を解決する手段】前記の目的を達成するため、請
求項１の発明が講じた解決手段は、半導体装置の製造方
法を、半導体基板の上に容量下部電極を形成する第１の
工程と、前記容量下部電極の上に第１の絶縁膜を形成す
る第２の工程と、前記第１の絶縁膜を選択的にエッチン
グすることにより、前記第１の絶縁膜における容量絶縁
膜を形成する領域を除去して第１の開口部を形成すると
共に、前記第１の絶縁膜における前記容量下部電極のコ
ンタクトを形成する領域を除去して第２の開口部を形成
する第３の工程と、前記容量下部電極及び前記第１の絶
縁膜の上に容量絶縁膜となる第２の絶縁膜を形成する第
４の工程と、前記第２の絶縁膜を選択的にエッチングす
ることにより、前記第２の絶縁膜における前記第２の開
口部の底の部分及び前記第１の絶縁膜の上の前記第２の
開口部の周縁部分を除去する第５の工程と、前記第１の
開口部に容量上部電極を形成すると共に、前記第２の開
口部に前記容量下部電極のコンタクト電極を形成する第
６の工程とを備えている構成とするものである。

【００１６】請求項２の発明は、請求項１の構成に、前
記第５の工程のエッチングは異方性のエッチングであ
り、前記第５の工程は前記第２の絶縁膜における前記第
２の開口部の周壁部を残存させる工程を有するという構
成を付加するものである。

【００１７】請求項３の発明は、請求項１の構成に、前
記第５の工程のエッチングは等方性のエッチングであ
り、前記第５の工程は、前記第２の絶縁膜における前記
第２の開口部の周壁部を除去する工程を有するという構
成を付加するものである。

【００１８】請求項４の発明が講じた解決手段は、半導
体装置の製造方法を、半導体基板の上に容量下部電極を
形成する第１の工程と、前記容量下部電極の上に第１の
絶縁膜を形成する第２の工程と、前記第１の絶縁膜を選
択的にエッチングすることにより前記第１の絶縁膜にお
ける容量絶縁膜を形成する領域を除去して第１の開口部
を形成した後に該第１の開口部の底面に容量絶縁膜とな
る第２の絶縁膜を形成すると共に、前記第１の絶縁膜を
選択的にエッチングすることにより前記第１の絶縁膜に
おける前記容量下部電極のコンタクトを形成する領域を
除去して第２の開口部を形成する第３の工程と、前記第
１の開口部に容量上部電極を形成すると共に、前記第２
の開口部に前記容量下部電極のコンタクト電極を形成す
る第４の工程とを備えている構成とするものである。

【００１９】請求項５の発明は、請求項４の構成に、前
記第３の工程は、前記第１の絶縁膜を選択的にエッチン
グすることにより、前記第１の絶縁膜における、容量絶
縁膜を形成する領域及び前記容量下部電極のコンタクト
を形成する領域を除去して前記第１の開口部及び第２の
開口部を形成する工程と、前記第１の開口部及び第２の
開口部の底面に容量絶縁膜となる第２の絶縁膜を形成し
た後、前記第２の絶縁膜における前記容量下部電極のコ
ンタクトを形成する領域を除去する工程とを有するとい
う構成を付加するものである。

【００２０】請求項６の発明は、請求項５の構成に、前
記第３の工程は、前記第１の絶縁膜を選択的にエッチン
グすることにより、前記第１の絶縁膜における容量絶縁
膜を形成する領域を除去して前記第１の開口部を形成す
る工程と、前記第１の開口部の底面に容量絶縁膜となる
第２の絶縁膜を形成する工程と、前記第１の絶縁膜を選
択的にエッチングすることにより、前記第１の絶縁膜に
おける前記容量下部電極のコンタクトを形成する領域を
除去して前記第２の開口部を形成する工程とを有する構
成を付加するものである。

【００２１】請求項７の発明が講じた解決手段は、半導
体装置の製造方法を、半導体基板の上に容量下部電極を
形成する第１の工程と、前記容量下部電極の上に容量絶
縁膜となる第１の絶縁膜を形成する第２の工程と、前記
第１の絶縁膜の上に第２の絶縁膜を形成する第３の工程
と、容量絶縁膜を形成する領域に前記第２の絶縁膜が除
去され且つ前記第１の絶縁膜が残存する第１の開口部を
形成すると共に、容量下部電極のコンタクトを形成する
領域に前記第１の絶縁膜及び前記第２の絶縁膜が除去さ
れた第２の開口部を形成する第４の工程と、前記第１の
開口部に容量上部電極を形成すると共に、前記第２の開
口部に前記容量下部電極のコンタクト電極を形成する第
５の工程とを備えている構成とするものである。

【００２２】請求項８の発明は、請求項７の構成に、前
記第４の工程は、前記第２の絶縁膜を選択的にエッチン
グすることにより、前記第２の絶縁膜における容量絶縁
膜を形成する領域を除去して第１の開口部を形成すると
共に、前記第２の絶縁膜における前記容量下部電極のコ
ンタクトを形成する領域を除去して第２の開口部を形成
する工程と、前記第１の絶縁膜を選択的にエッチングす
ることにより、前記第１の絶縁膜における前記第２の開
口部の底の部分を除去する工程とを有する構成を付加す
るものである。

【００２３】請求項９の発明は、請求項７の構成に、前
記第４の工程は、前記第２の絶縁膜を選択的にエッチン
グすることにより、容量絶縁膜を形成する領域に前記第
２の絶縁膜が除去され且つ前記第１の絶縁膜が残存する
第１の開口部を形成する工程と、前記第１の絶縁膜及び
前記第２の絶縁膜を選択的にエッチングすることによ
り、容量下部電極のコンタクトを形成する領域に前記第
１の絶縁膜及び第２の絶縁膜が除去された第２の開口部
を形成する工程とを有する構成を付加するものである。

【００２４】請求項１０の発明が講じた解決手段は、半
導体装置の製造方法を、半導体基板の上に容量下部電極
を形成する第１の工程と、前記容量下部電極の上に第１
の絶縁膜及び第２の絶縁膜を形成する第２の工程と、前
記第１の絶縁膜及び第２の絶縁膜を選択的にエッチング
することにより、前記第１及び第２の絶縁膜における容
量絶縁膜を形成する領域を除去して第１の開口部を形成
すると共に、前記第１及び第２の絶縁膜における前記容
量下部電極のコンタクトを形成する領域を除去して第２
の開口部を形成する第３の工程と、前記容量下部電極及
び前記第２の絶縁膜の上に容量絶縁膜となる第３の絶縁
膜を形成する第４の工程と、前記第３の絶縁膜を選択的
にエッチングすることにより、前記第３の絶縁膜におけ
る少なくとも前記第２の開口部の底の部分を除去する第
５の工程と、前記第１の開口部に容量上部電極を形成す
ると共に、前記第２の開口部に前記容量下部電極のコン
タクト電極を形成する第６の工程とを備えている構成と
するものである。

【００２５】

【作用】請求項１の構成により、容量下部電極の上に形
成された第１の絶縁膜を選択的にエッチングして該第１
の絶縁膜に容量絶縁膜を形成するための第１の開口部と
容量下部電極のコンタクト領域となる第２の開口部とを
同時に形成する第３の工程と、容量絶縁膜となる第２の
絶縁膜における第２の開口部の底部分と第１の絶縁膜上
の第２の開口部の周縁部分とを除去する第５の工程とを
備えているため、容量下部電極を形成した後で容量下部
電極のコンタクトホールを形成するまでに２回のレジス
トパターンを形成するのみでよい。また、第５の工程に
おいて、第２の絶縁膜における第１の絶縁膜上の第２の
開口部の周縁部分を除去しているため、第２の絶縁部に
おける第２の開口部の周縁部分にオーバーハング部が生
じない。

【００２６】請求項２の構成によると、第５の工程の異
方性エッチングにより、第２の絶縁膜における第２の開
口部の周壁を残しつつ、第２の絶縁膜における第２の開
口部の底部分及び第１の絶縁膜上の第２の開口部の周縁
部分を確実に除去することができる。

【００２７】請求項３の構成によると、第５の工程の等
方性エッチングにより、第２の絶縁膜における第１の絶
縁膜上の第２の開口部の近傍部を確実に除去することが
できる。

【００２８】請求項４の構成により、第１の絶縁膜に容
量絶縁膜を形成するための第１の開口部を形成した後に
該第１の開口部に容量絶縁膜となる第２の絶縁膜を形成
すると共に、第１の絶縁膜に容量下部電極のコンタクト
領域となる第２の開口部を形成する第３の工程を備えて
いるため、容量下部電極を形成した後で容量下部電極の
コンタクトホールを形成するまでに２回のレジストパタ
ーンを形成するのみでよい。また、第３の工程におい
て、第１の絶縁膜上の第２の開口部の周縁部に第２の絶
縁膜を形成する必要がないので、第２の絶縁部における
第２の開口部の周縁部分にオーバーハング部が生じな
い。

【００２９】請求項５の構成により、第３の工程は、第
１の絶縁膜に第１の開口部及び第２の開口部を形成した
後、第１の開口部及び第２の開口部の底面に第２の絶縁
膜を形成し、その後、第２の開口部の底面の第２の絶縁
膜を除去する工程であるため、第２の絶縁膜を、第１の
絶縁膜上の第２の開口部の周縁部に形成することなく第
１の開口部の底面に形成することができる。

【００３０】請求項６の構成により、第３の工程は、第
１の絶縁膜に第１の開口部を形成した後、第１の開口部
の底面に第２の絶縁膜を形成し、その後、第１の絶縁膜
に第２の開口部を形成するため、第２の絶縁膜を、第１
の絶縁膜における第２の開口部の近傍に形成することな
く第１の開口部の底面に形成することができる。

【００３１】請求項７の構成により、容量絶縁膜となる
第１の絶縁膜の上に第２の絶縁膜を形成する第３の工程
と、容量絶縁膜を形成する領域に第２の絶縁膜が除去さ
れ且つ第１の絶縁膜が残存する第１の開口部を形成する
と共に、容量下部電極のコンタクトを形成する領域に第
１の絶縁膜及び第２の絶縁膜が除去された第２の開口部
を形成する第４の工程とを備えているため、容量下部電
極を形成した後で容量下部電極のコンタクトホールを形
成するまでに２回のレジストパターンを形成するのみで
よい。また、容量絶縁膜となる第１の絶縁膜の上に第２
の絶縁膜を形成するため、第２の絶縁膜に第２の開口部
を形成する際に、第１の絶縁膜にオーバーハング部が生
じない。

【００３２】請求項８の構成により、第４の工程は、第
２の絶縁膜における容量絶縁膜を形成する領域に第１の
開口部を形成すると共に第２の絶縁膜における容量下部
電極のコンタクトを形成する領域に第２の開口部を形成
し、その後、第１の絶縁膜における第２の開口部の底の
部分を除去する工程であるため、１つのマスクにより第
２の絶縁膜に第１の開口部及び第２の開口部を形成する
ことができる。

【００３３】請求項９の構成により、第４の工程は、容
量絶縁膜を形成する領域に第２の絶縁膜が除去される一
方第１の絶縁膜が残存する第１の開口部を形成した後、
容量下部電極のコンタクトを形成する領域に第１の絶縁
膜及び第２の絶縁膜が共に除去された第２の開口部を形
成する工程であるため、第１の絶縁膜及び第２の絶縁膜
に容量下部電極のコンタクトを形成するため開口部を１
つのマスクにより形成できる。

【００３４】請求項１０の構成により、容量下部電極の
上に第１の絶縁膜及び第２の絶縁膜を形成した後、第１
及び第２の絶縁膜における容量絶縁膜を形成する領域を
除去して第１の開口部を形成すると共に第１及び第２の
絶縁膜における容量下部電極のコンタクトを形成する領
域を除去して第２の開口部を形成し、その後、容量絶縁
膜となる第３の絶縁膜を形成し、その後、該第３の絶縁
膜における少なくとも第２の開口部の底の部分を除去す
るため、容量下部電極を形成した後で容量下部電極のコ
ンタクトホールを形成するまでに２回のレジストパター
ンを形成するのみでよい。また、容量下部電極の上には
第１の絶縁膜及び第２の絶縁膜が形成されているため、
第２の開口部を形成した後において第１の絶縁膜上にお
ける第２の開口部の周縁部には第２の絶縁膜が存在して
いるので、容量絶縁膜となる第３の絶縁膜における第２
の開口部の底の部分を除去しても、第１の絶縁膜上にお
ける第２の開口部の周縁部には第２の絶縁膜が残存し、
該残存する第２の絶縁膜と第２の開口部の壁部の第３の
絶縁膜とが連続する。

【００３５】

【実施例】以下、本発明に係る半導体装置の製造方法に
ついて、図面を参照しながら説明する。

【００３６】（第１実施例）以下、本発明の第１実施例
に係る半導体装置の製造方法を図１（ａ）〜（ｅ）に基
づき説明する。

【００３７】図１（ａ）に示すように、比抵抗が例えば
１０〜２０Ω・ｃｍのＰ型の半導体基板１０１に砒素を
６０ｋｅＶ、１×１０¹⁵／ｃｍ₂ の条件でイオン注入し
た後、該半導体基板１０１を９００℃の温度下において
３０分程度の熱処理を行なうことにより、Ｎ⁺ 型埋込み
層１０２及び比抵抗：１Ω・ｃｍ、厚さ：２．５μｍ程
度のＮ^- 型エピタキシャル層１０３を形成する。その
後、例えばシリコン窒化膜（図示していない）を用いて
選択酸化を行なうことにより、厚さ６００ｎｍの熱酸化
膜１０４を形成する。その後、熱酸化膜１０４の上にＣ
ＶＤ−ポリシリコン膜を厚さ４００ｎｍに堆積した後、
該ＣＶＤ−ポリシリコン膜をパターニングする。その
後、該ＣＶＤ−ポリシリコン膜に砒素を４０ｋｅＶ、８
×１０¹⁵／ｃｍ² の条件でイオン注入した後、９００℃
の温度下において３０分程度の熱処理を行なうことによ
り、容量素子の下部電極領域となるＮ⁺ 型ポリシリコン
膜１０５を形成する。

【００３８】次に、図１（ｂ）に示すように、Ｎ⁺ 型ポ
リシリコン膜１０５の上に第１の絶縁膜としてのＣＶＤ
−ＳｉＯ₂ 膜１０６を厚さ５００ｎｍに堆積した後、該
ＣＶＤ−ＳｉＯ₂ 膜１０６の上に第１のレジストパター
ン１０７（フォトマスク名をＣＷとする）を形成する。
その後、第１のレジストパターン１０７を用いて異方性
のドライエッチングを行なうことによりＣＶＤ−ＳｉＯ
₂ 膜１０６を選択的に除去して、ＣＶＤ−ＳｉＯ₂ 膜１
０６に、第１の開口部としての容量絶縁膜形成領域１０
８及び第２の開口部としての容量下部電極のコンタクト
領域１０９を形成する。

【００３９】次に、図１（ｃ）に示すように、Ｎ⁺ 型ポ
リシリコン膜１０５及びＣＶＤ−ＳｉＯ₂ 膜１０６の上
に、容量絶縁膜となる第２絶縁膜としてのシリコン窒化
膜１１０を厚さ５０ｎｍに堆積した後、該シリコン窒化
膜１１０を残す領域に第２のレジストパターン１１１
（フォトマスク名をＣ２とする）を形成する。

【００４０】次に、図１（ｄ）に示すように、第２のレ
ジストパターン１１１をマスクにしてシリコン窒化膜１
１０に対して異方性のドライエッチングを行なうことに
より、シリコン窒化膜１１０における、第２のレジスト
パターン１１１の下側部分及び容量下部電極のコンタク
ト領域１０９の側壁以外の部分を除去する。これによ
り、シリコン窒化膜１１０よりなる側壁を有する、容量
下部電極のコンタクトホール１１２が形成される。

【００４１】次に、図１（ｅ）に示すように、通常のア
ルミニウム配線工程により、容量上部電極１１３及び容
量下部電極１１４を形成すると容量素子が完成する。
尚、この容量素子の形成と共にバイポーラトランジスタ
を従来と同様な方法で形成することもできる。

【００４２】以上、説明したように、第１実施例におい
ては、第１のレジストパターン１０７を用いる異方性エ
ッチングにより容量絶縁膜形成領域１０８及び容量下部
電極のコンタクト領域１０９を同時に形成し、第２のレ
ジストパターン１１１を用いるエッチングにより、容量
下部電極のコンタクト領域１０９の側壁部にシリコン窒
化膜１１０を残存させることを特徴としている。

【００４３】このため、容量素子の形成過程において、
容量下部電極となるＮ⁺ 型ポリシリコン膜１０５を形成
した後で容量下部電極のコンタクト領域１０９を形成す
るまでの間において、従来の製造方法では３回のレジス
トパターン形成工程（フォトマスクＣ１、Ｃ２、ＣＷを
使用）を必要としていたのに対して、第１実施例では２
回のレジストパターン形成工程（フォトマスクＣＷ、Ｃ
２を使用）で済む。このため、従来に比べて半導体装置
の製造に要する工程を短縮できると共に製造コストを低
減できる。

【００４４】また、第１実施例においては、容量下部電
極のコンタクト領域１０９においては、側壁部にのみシ
リコン窒化膜１１０が残存するため、ＣＶＤ−ＳｉＯ₂
膜１０６に対するエッチング工程の後に、シリコン窒化
膜１１０にオーバーハング部が生じることがないので、
アルミニウム配線に断線が発生することはない。

【００４５】（第２実施例）以下、本発明の第２実施例
に係る半導体装置の製造方法を図２に基づいて説明す
る。

【００４６】なお、図１（ａ）〜（ｃ）に基づき説明し
た第１実施例の各工程は、第２実施例にも適用できるの
で、共通する部分については説明を省略する。

【００４７】第１実施例は、図１（ｃ）に示すように、
第２のレジストパターン１１１をマスクにしてシリコン
窒化膜１１０に対して異方性のドライエッチングを行な
ったが、第２実施例では、第２のレジストパターン１１
１をマスクにしてシリコン窒化膜１１０に対して等方性
のドライエッチングを行なうことにより、第２のレジス
トパターン１１１の下側部分以外のシリコン窒化膜１１
０を除去する。これにより、図２に示すように、シリコ
ン窒化膜１１０よりなる側壁が存在しない容量下部電極
のコンタクトホール１１２が形成できる。

【００４８】次に、通常のアルミニウム配線工程によ
り、容量上部電極１１３及び容量下部電極１１４を形成
すると容量素子が完成する。また、この容量素子と共に
バイポーラトランジスタを従来と同様な方法で形成する
こともできる。

【００４９】以上説明したように、第２実施例は、第１
のレジストパターン１０７を用いる等方性エッチングに
より容量絶縁膜形成領域１０８と容量下部電極のコンタ
クト領域１０９とを同時に形成し、第２のレジストパタ
ーン１１１を用いるエッチングによりシリコン窒化膜１
１０における容量上部電極１１３以外の領域を除去する
ことが特徴である。

【００５０】このため、容量素子の形成過程において、
容量下部電極となるＮ⁺ 型ポリシリコン膜１０５を形成
した後で容量下部電極のコンタクト領域１０９を形成す
るまでに、従来の製造方法では３回のレジストパターン
形成工程（フォトマスクＣ１、Ｃ２、ＣＷを使用）を必
要としていたのに対して、第２実施例では２回のレジス
トパターン形成工程（フォトマスクＣＷ、Ｃ２を使用）
のみでよいことになり、従来に比べて半導体装置の製造
に要する工程数を短縮できると共に製造コストを低減で
きる。

【００５１】また、第２実施例においては、容量上部電
極１１３以外の領域にはシリコン窒化膜１１０が残存し
ないため、ＣＶＤ−ＳｉＯ₂ 膜１０６に対するエッチン
グ工程の後にシリコン窒化膜１１０にオーバーハング部
及び縦方向の突起が生じることがないので、アルミニウ
ム配線に断線が発生することはない。

【００５２】（第３実施例）以下、本発明の第３実施例
に係る半導体装置の製造方法を図３（ａ）〜（ｅ）に基
づき説明する。

【００５３】図３（ａ）に示すように、比抵抗が例えば
１０〜２０Ω・ｃｍのＰ型の半導体基板１０１に砒素を
６０ｋｅＶ、１×１０¹⁵／ｃｍ² の条件でイオン注入し
た後、９００℃の温度下で３０分程度の熱処理を行なう
ことにより、Ｎ⁺ 型埋込み層１０２及び比抵抗：１Ω・
ｃｍ、厚さ：２．５μｍ程度のＮ^- 型エピタキシャル層
１０３を形成する。その後、例えばシリコン窒化膜（図
示しない）を用いて選択酸化を行なうことにより、厚さ
６００ｎｍの熱酸化膜１０４を形成する。その後、熱酸
化膜１０４の上にＣＶＤ−ポリシリコン膜を厚さ４００
ｎｍに堆積した後、該ＣＶＤ−ポリシリコン膜に対して
パターニングを行なう。その後、該ＣＶＤ−ポリシリコ
ン膜に砒素を４０ｋｅＶ、８×１０¹⁵／ｃｍ² の条件で
イオン注入した後、９００℃の温度下において３０分程
度の熱処理を行なうことにより、容量素子の下部電極領
域となるＮ⁺ 型ポリシリコン膜１０５を形成する。

【００５４】次に、図３（ｂ）に示すように、Ｎ⁺ 型ポ
リシリコン膜１０５の上にＣＶＤ−ＳｉＯ₂ 膜１０６を
厚さ５００ｎｍに堆積した後、ＣＶＤ−ＳｉＯ₂ 膜１０
６の上に第１のレジストパターン１０７（フォトマスク
名をＣＷとする。）を形成する。その後、第１のレジス
トパターン１０７をマスクとしてＣＶＤ−ＳｉＯ₂ 膜１
０６に対して異方性のドライエッチングを行なうことに
より、ＣＶＤ−ＳｉＯ₂ 膜１０６を選択的に除去して、
第１の開口部となる容量絶縁膜形成領域１０８及び第２
の開口部となる容量下部電極のコンタクト領域１０９を
形成する。

【００５５】次に、図３（ｃ）に示すように、第１の開
口部となる容量絶縁膜形成領域１０８及び第２の開口部
となる容量下部電極のコンタクト領域１０９の底部に、
熱窒化法によりシリコン窒化膜１１０を厚さ５０ｎｍに
形成した後、シリコン窒化膜１１０を残す領域つまり容
量絶縁膜形成領域１０８のみに第２のレジストパターン
１１１（フォトマスク名をＣ２とする）を形成する。

【００５６】次に、図３（ｄ）に示すように、第２のレ
ジストパターン１１１をマスクにしてシリコン窒化膜１
１０に対してドライエッチングを行なうことにより、第
２の開口となる容量下部電極のコンタクト領域１０９の
底部のシリコン窒化膜１１０を除去すると、容量下部電
極のコンタクトホール１１２が形成される。

【００５７】次に、図３（ｅ）に示すように、通常のア
ルミニウム配線工程により、容量上部電極１１３及び容
量下部電極１１４を形成すると容量素子が完成する。ま
た、この容量素子の形成と共にバイポーラトランジスタ
を従来と同様な方法で形成することもできる。

【００５８】以上説明したように、第３実施例による
と、第１のレジストパターン１０７を用いる異方性エッ
チングにより容量絶縁膜形成領域１０８と容量下部電極
のコンタクト領域１０９とを同時に形成し、第２のレジ
ストパターン１１１を用いるエッチングによりシリコン
窒化膜１１０における容量下部電極のコンタクト領域１
０９を除去することを特徴としている。

【００５９】このため、容量素子の形成工程において、
容量下部電極となるＮ⁺ 型ポリシリコン膜１０５を形成
した後で容量下部電極のコンタクト領域１０９を形成す
るまでに、従来の製造方法では３回のレジストパターン
形成工程（フォトマスクＣ１、Ｃ２、ＣＷを使用）を必
要としていたのに対して、第３実施例では２回のレジス
トパターン形成工程（フォトマスクＣＷ、Ｃ２を使用）
のみでよい。このため、従来に比べて半導体装置の製造
に要する工程数を短縮できると共に製造コストを低減で
きる。

【００６０】また、この第３実施例においては、容量上
部電極１１３以外の領域にはシリコン窒化膜１１０が残
存しないため、ＣＶＤ−ＳｉＯ₂ 膜に対するエッチング
により、シリコン窒化膜１１０における容量下部電極の
コンタクト領域１０９にオーバーハング部及び縦方向の
突起が生じることがないので、アルミニウム配線に断線
が発生することはない。

【００６１】（第４実施例）以下、図４（ａ）〜（ｅ）
に基づき、本発明の第４実施例に係る半導体装置の製造
方法について説明する。

【００６２】第３実施例と同様に、Ｎ⁺ 型ポリシリコン
膜１０５の上にＣＶＤ−ＳｉＯ₂ 膜１０６を厚さ５００
ｎｍに堆積した後、図４（ａ）に示すように、ＣＶＤ−
ＳｉＯ₂ 膜１０６の上に第１のレジストパターン１０７
を形成する。その後、第１のレジストパターン１０７を
マスクとしてＣＶＤ−ＳｉＯ₂ 膜１０６に対する異方性
のドライエッチングを行なうことにより、ＣＶＤ−Ｓｉ
Ｏ₂ 膜１０６を選択的に除去して、第１の開口部となる
容量絶縁膜形成領域１０８のみを形成する。

【００６３】次に、図４（ｂ）に示すように、第１の開
口部となる容量絶縁膜形成領域１０８の底部に、熱窒化
法によりシリコン窒化膜１１０を厚さ５０ｎｍに形成し
た後、ＣＶＤ−ＳｉＯ₂ 膜１０６及びシリコン窒化膜１
１０の上に、容量下部電極のコンタクト領域１０９のみ
が開口した第２のレジストパターン１１１を形成する。
その後、第２のレジストパターン１１１をマスクとして
ＣＶＤ−ＳｉＯ₂ 膜１０６に対してドライエッチングを
行なうことにより、容量下部電極のコンタクトホール１
１２を形成する。

【００６４】次に、図４（ｃ）に示すように、通常のア
ルミニウム配線工程により、容量上部電極１１３及び容
量下部電極１１４を形成すると、容量素子が完成する。

【００６５】（第５実施例）以下、本発明の第５実施例
に係る半導体装置の製造方法を図５（ａ）〜（ｅ）に基
づいて説明する。

【００６６】図５（ａ）に示すように、比抵抗が例えば
１０〜２０Ω・ｃｍのＰ型の半導体基板１０１に砒素を
６０ｋｅＶ、１×１０¹⁵／ｃｍ² の条件でイオン注入し
た後、半導体基板１０１を９００℃の温度下において３
０分程度の熱処理を行なうことにより、Ｎ⁺ 型埋込み層
２及び比抵抗：１Ω・ｃｍ、厚さ：２．５μｍ程度のＮ
^- 型エピタキシャル層３を形成する。その後、例えばシ
リコン窒化膜（図示していない）を用いて選択酸化を行
なうことにより、厚さ６００ｎｍの熱酸化膜１０４を形
成する。その後、熱酸化膜１０４の上にＣＶＤ−ポリシ
リコン膜を厚さ４００ｎｍに堆積した後、該ＣＶＤ−ポ
リシリコン膜をパターニングする。その後、該ＣＶＤ−
ポリシリコン膜に砒素を４０ｋｅＶ、８×１０¹⁵／ｃｍ
² の条件でイオン注入した後、９００℃の温度下におい
て３０分程度の熱処理を行なうことにより、容量素子の
下部電極領域となるＮ⁺ 型ポリシリコン膜１０５を形成
する。

【００６７】次に、図５（ｂ）に示すように、容量絶縁
膜となる第１の絶縁膜としてのシリコン窒化膜１１０を
厚さ５０ｎｍに堆積した後、シリコン窒化膜１１０の上
に第２の絶縁膜としてのＣＶＤ−ＳｉＯ₂ 膜１０６を厚
さ５００ｎｍに堆積する。その後、ＣＶＤ−ＳｉＯ₂ 膜
１０６の上に第１のレジストパターン１０７（フォトマ
スク名をＣＷとする。）を形成した後、該第１のレジス
トパターン１０７をマスクとしてＣＶＤ−ＳｉＯ₂ 膜１
０６に対して異方性のドライエッチングを行なうことに
より、ＣＶＤ−ＳｉＯ₂ 膜１０６を選択的に除去して、
第１の開口部としての容量絶縁膜形成領域１０８及び第
２の開口部としての容量下部電極のコンタクト領域１０
９にシリコン窒化膜１１０をそれぞれ露出させる。

【００６８】次に、図５（ｃ）に示すように、シリコン
窒化膜１１０を残す領域に第２のレジストパターン１１
１（フォトマスク名をＣ２とする）を形成する。

【００６９】次に、図５（ｄ）に示すように、第２のレ
ジストパターン１１１をマスクにしてシリコン窒化膜１
１０に対してドライエッチングを行なうことにより、シ
リコン窒化膜１１０における容量下部電極のコンタクト
領域１０９の底部を除去して、容量下部電極のコンタク
トホール１１２を形成する。

【００７０】次に、図５（ｅ）に示すように、通常のア
ルミニウム配線工程により、容量上部電極１１３及び容
量下部電極１１４を形成すると容量素子が完成する。ま
た、この容量素子の形成と共にバイポーラトランジスタ
を従来と同様な方法で形成することもできる。

【００７１】以上、説明したように、第５実施例は、第
１のレジストパターン１０７を用いるエッチングにより
ＣＶＤ−ＳｉＯ₂ 膜１０６における容量絶縁膜形成領域
１０８及び容量下部電極のコンタクト領域１０９をシリ
コン窒化膜１１０が露出するまで開口し、第２のレジス
トパターン１１１を用いるエッチングにより容量下部電
極のコンタクト領域１０９の底部のシリコン窒化膜１１
０を除去して容量下部電極のコンタクトホール１１２を
形成することを特徴とする。

【００７２】このため、容量素子の形成過程において、
容量下部電極となるＮ⁺ 型ポリシリコン膜１０５を形成
した後で容量下部電極のコンタクト領域１０９を形成す
るまでに、従来の製造方法では３回のレジストパターン
形成工程（フォトマスクＣ１、Ｃ２、ＣＷを使用）を必
要としていたのに対して、第５の実施例によると２回の
レジストパターン形成工程（フォトマスクＣＷ、Ｃ２を
使用）のみでよいことになり、従来に比べて半導体装置
の製造に要する工程数を短縮できると共に製造コストを
低減できる。

【００７３】また、第５実施例においては、容量下部電
極１１４の領域にはシリコン窒化膜１１０が残存しない
ため、ＣＶＤ−ＳｉＯ₂ 膜１０６に対するエッチング工
程により、シリコン窒化膜１１０における容量下部電極
のコンタクト領域１０９の部分にはオーバーハング部及
び縦方向の突起が生じないので、アルミニウム配線に断
線が発生することはない。

【００７４】（第６実施例）以下、本発明の第６実施例
に係る半導体装置の製造方法を図６（ａ）〜（ｃ）に基
づいて説明する。

【００７５】第５実施例と同様にして、熱酸化膜１０４
の上にＮ⁺ 型ポリシリコン膜１０５を形成した後、図６
（ａ）に示すように、該Ｎ⁺ 型ポリシリコン膜１０５の
上に全面に亘って容量絶縁膜となる第１の絶縁膜として
のシリコン窒化膜１１０を厚さ５０ｎｍに堆積する。そ
の後、シリコン窒化膜１１０の上に第２の絶縁膜として
のＣＶＤ−ＳｉＯ₂ 膜１０６を厚さ５００ｎｍに堆積し
た後、該ＣＶＤ−ＳｉＯ₂ 膜１０６の上に、容量絶縁膜
形成領域１０８にのみ開口部を有する第１のレジストパ
ターン１０７を形成する。その後、第１のレジストパタ
ーン１０７をマスクとしてＣＶＤ−ＳｉＯ₂ 膜１０６に
対してエッチングをすることにより、第１開口部として
の容量絶縁膜形成領域１０８を形成する。

【００７６】次に、図６（ｂ）に示すように、容量下部
電極のコンタクト領域１０９にのみ開口部を有する第２
のレジストパターン１１１を用いてＣＶＤ−ＳｉＯ₂ 膜
１０６に対してエッチングをすることにより、第２の開
口部としての容量下部電極のコンタクトホール１１２を
形成する。

【００７７】次に、図６（ｃ）に示すように、通常のア
ルミニウム配線工程により、容量上部電極１１３及び容
量下部電極１１４を形成すると、容量素子が完成する。
また、この容量素子の形成と共にバイポーラトランジス
タを従来と同様な方法で形成することもできる。

【００７８】以上、説明したように、第６実施例は、第
１のレジストパターン１０７を用いるエッチングにより
ＣＶＤ−ＳｉＯ₂ 膜１０６における容量絶縁膜形成領域
１０８をシリコン窒化膜１１０が露出するまで開口し、
第２のレジストパターン１１１を用いるエッチングによ
り容量下部電極のコンタクト領域１０９におけるＣＶＤ
−ＳｉＯ₂ 膜１０６及びシリコン窒化膜１１０を除去し
て容量下部電極のコンタクトホール１１２を形成するこ
とを特徴とする。

【００７９】このため、容量素子の形成過程において、
容量下部電極となるＮ⁺ 型ポリシリコン膜１０５を形成
した後で容量下部電極のコンタクトホール１１２を形成
するまでに、従来の製造方法では３回のレジストパター
ン形成工程（フォトマスクＣ１、Ｃ２、ＣＷを使用）を
必要としていたのに対して、第６実施例によると２回の
レジストパターン形成工程（フォトマスクＣＷ、Ｃ２を
使用）のみでよいことになり、従来に比べて半導体装置
の製造に要する工程数を短縮できると共に製造コストを
低減できる。

【００８０】また、第６実施例においては、容量下部電
極１１４の領域にはシリコン窒化膜１１０が残存しない
ため、ＣＶＤ−ＳｉＯ₂ 膜１０６に対するエッチング工
程後に、シリコン窒化膜１１０における容量下部電極の
コンタクト領域１０９の部分にはオーバーハング部及び
縦方向の突起が生じないので、アルミニウム配線に断線
が発生することはない。

【００８１】（第７実施例）以下、本発明の第７実施例
に係る半導体装置の製造方法を図７（ａ）〜（ｅ）に基
づいて説明する。

【００８２】図７（ａ）に示すように、比抵抗が例えば
１０〜２０Ω・ｃｍのＰ型の半導体基板１０１に砒素を
６０ｋｅＶ、１×１０¹⁵／ｃｍ² の条件でイオン注入し
た後、半導体基板１０１を９００℃の温度下において３
０分程度の熱処理を行なうことにより、Ｎ⁺ 型埋込み層
２及び比抵抗：１Ω・ｃｍ、厚さ：２．５μｍ程度のＮ
^- 型エピタキシャル層１０３を形成する。その後、例え
ばシリコン窒化膜（図示はしていない）を用いて選択酸
化を行なうことにより、厚さ６００ｎｍの熱酸化膜１０
４を形成する。その後、熱酸化膜１０４の上にＣＶＤ−
ポリシリコン膜を厚さ４００ｎｍに堆積した後、該ＣＶ
Ｄ−ポリシリコン膜をパターニングする。その後、該Ｃ
ＶＤ−ポリシリコン膜に対して砒素を４０ｋｅＶ、８×
１０¹⁵／ｃｍ² の条件でイオン注入した後、９００℃の
温度下において３０分程度の熱処理を行なうことによ
り、容量素子の下部電極域となるＮ⁺ 型ポリシリコン膜
１０５を形成する。

【００８３】次に、図７（ｂ）に示すように、Ｎ⁺ 型ポ
リシリコン膜１０５の上に第１の絶縁膜としてのＣＶＤ
−ＳｉＯ₂ 膜１０６を厚さ５００ｎｍに堆積した後、該
ＣＶＤ−ＳｉＯ₂ 膜１０６の上に第２の絶縁膜としての
第１のシリコン窒化膜１２０を厚さ５０ｎｍに堆積す
る。その後、第１のレジストパターン１０７（フォトマ
スク名をＣＷとする）をマスクとして異方性のドライエ
ッチングをすることにより、第１のシリコン窒化膜１２
０及びＣＶＤ−ＳｉＯ₂ 膜１０６を除去して、第１の開
口部としての容量絶縁膜形成領域１０８及び第２の開口
部としての容量下部電極のコンタクト領域１０９を形成
する。

【００８４】次に、図７（ｃ）に示すように、容量絶縁
膜となる第３の絶縁膜としての第２のシリコン窒化膜１
１０を厚さ５０ｎｍに堆積した後、該第２のシリコン窒
化膜１１０を残す領域つまり容量絶縁膜形成領域１０８
に第２のレジストパターン１１１（フォトマスク名をＣ
２とする）を形成する。

【００８５】次に、図７（ｄ）に示すように、第２のレ
ジストパターン１１１をマスクにして第２のシリコン窒
化膜１１０に対して異方性のドライエッチングを行なう
ことにより、第２の開口部としての容量下部電極のコン
タクトホール１１２を形成する。この際、ＣＶＤ−Ｓｉ
Ｏ₂ 膜１０６の上には、第１のシリコン窒化膜１２０及
び第２のシリコン窒化膜１１０が堆積されているため、
トータルで厚さ１００ｎｍのシリコン窒化膜が堆積され
ていることになる。このため、異方性のエッチングによ
りコンタクトホール１１２を形成した際にも、ＣＶＤ−
ＳｉＯ₂ 膜１０６の上には、第１のシリコン窒化膜１２
０が残存する。また、第２のレジストパターン１１１の
下側及び容量下部電極のコンタクト領域１０９の側壁に
も第１のシリコン窒化膜１１０が残存する。

【００８６】次に、図７（ｅ）に示すように、通常のア
ルミニウム配線工程により、容量上部電極１１３及び容
量下部電極１１４を形成すると容量素子が完成する。ま
た、この容量素子の形成と共にバイポーラトランジスタ
を従来と同様な方法で形成することもできる。

【００８７】以上、説明したように、第７実施例は、Ｃ
ＶＤ−ＳｉＯ₂ 膜１０６上に容量絶縁膜となる第２のシ
リコン窒化膜１１０を堆積した後、第１のレジストパタ
ーン１０７を用いるエッチングにより容量絶縁膜形成領
域１０８及び容量下部電極のコンタクト領域１０９を同
時に開口し、第２のレジストパターン１１１を用いるエ
ッチングにより容量下部電極のコンタクト領域の側壁及
びＣＶＤ−ＳｉＯ₂ 膜１０６の上に第２のシリコン窒化
膜１１０を残存させることを特徴とする。

【００８８】このため、容量素子の形成工程において、
容量下部電極となるＮ⁺ 型ポリシリコン膜１０５を形成
した後で容量下部電極のコンタクト領域１０９を形成す
るまでに、従来の製造方法では３回のレジストパターン
形成工程（フォトマスクＣ１、Ｃ２、ＣＷを使用）を必
要としていたのに対して、第７の実施例においては２回
のレジストパターン形成工程（フォトマスクＣＷ、Ｃ２
を使用）のみでよい。このため、従来に比べて半導体装
置の製造に要する工程数を短縮できると共に製造コスト
を低減できる。

【００８９】また、第７実施例においては、容量下部電
極のコンタクト領域１０９以外に第１及び第２のシリコ
ン窒化膜１２０，１１０が残存するため、ＣＶＤ−Ｓｉ
Ｏ₂膜１０６と容量下部電極のコンタクト領域１０９の
側壁に残存する第２のシリコン窒化膜１１０との間に、
シリコン窒化膜のオーバーハングなどによって段差が起
こることは皆無であり、断線や短絡の発生しない微細な
アルミニウム配線を形成できる。

【００９０】

【発明の効果】請求項１の発明に係る半導体装置の製造
方法によると、第１の絶縁膜に容量絶縁膜を形成するた
めの第１の開口部と容量下部電極のコンタクト領域とな
る第２の開口部とを同時に形成し、容量絶縁膜となる第
２の絶縁膜における第２の開口部の底部分と第１の絶縁
膜上の第２の開口部の周縁部分とを除去するため、容量
下部電極を形成した後で容量下部電極のコンタクトホー
ルを形成するまでに２回のレジストパターンを形成する
のみでよいので半導体装置の製造プロセス及び製造コス
トを低減できると共に、第２の絶縁膜における第１の絶
縁膜上の第２の開口部の周縁部分を除去しており該第２
の絶縁膜における第２の開口部の周縁部分にオーバーハ
ング部が生じないので第２の開口部の金属配線に断線不
良が発生しない。

【００９１】請求項２の発明に係る半導体装置の製造方
法によると、第５の工程は異方性エッチングであるた
め、第２の絶縁膜における第２の開口部の周壁部分を残
して第２の絶縁膜における第２の開口部の底部分及び第
１の絶縁膜上の第２の開口部の周縁部分を除去するプロ
セスを確実に実現できる。

【００９２】請求項３の発明に係る半導体装置の製造方
法によると、第５の工程は等方性のエッチングであるた
め、第２の絶縁膜における第２の開口部の近傍に位置す
る部分を確実に除去することができる。

【００９３】請求項４の発明に係る半導体装置の製造方
法によると、第１の絶縁膜に容量絶縁膜を形成するため
の第１の開口部を形成した後に該第１の開口部に容量絶
縁膜となる第２の絶縁膜を形成すると共に、第１の絶縁
膜に容量下部電極のコンタクト領域となる第２の開口部
を形成する第３の工程を備えているため、容量下部電極
を形成した後で容量下部電極のコンタクトホールを形成
するまでに２回のレジストパターンを形成するのみでよ
いので半導体装置の製造プロセス及び製造コストを低減
できると共に、第３の工程において、第２の絶縁膜を第
１の絶縁膜上の第２の開口部の周縁部に形成する必要が
ないので、第２の絶縁膜における第２の開口部の周縁部
にオーバーハング部が生じず、第２の開口部の金属配線
に断線不良が発生しない。

【００９４】請求項５の発明に係る半導体装置の製造方
法によると、第３の工程は、第１の絶縁膜に第１の開口
部及び第２の開口部を形成した後、第１の開口部及び第
２の開口部の底面に第２の絶縁膜を形成し、その後、第
２の開口部の底面の第２の絶縁膜を除去する工程である
ため、第２の絶縁膜を第１の絶縁膜上の第２の開口部の
周縁部に形成することなく第１の開口部の底面に形成す
るプロセスを確実に実現することができる。

【００９５】請求項６の発明に係る半導体装置の製造方
法によると、第３の工程は、第１の絶縁膜に第１の開口
部を形成した後、第１の開口部の底面に第２の絶縁膜を
形成し、その後、第１の絶縁膜に第２の開口部を形成す
る工程であるため、第２の絶縁膜を、第１の絶縁膜にお
ける第２の開口部の近傍に形成することなく第１の開口
部の底面に形成するプロセスを確実に実現できる。

【００９６】請求項７の発明に係る半導体装置の製造方
法によると、容量絶縁膜となる第１の絶縁膜の上に第２
の絶縁膜を形成する第３の工程と、容量絶縁膜を形成す
る領域に第２の絶縁膜が除去され且つ第１の絶縁膜が残
存する第１の開口部を形成すると共に、容量下部電極の
コンタクトを形成する領域に第１の絶縁膜及び第２の絶
縁膜が除去された第２の開口部を形成する第４の工程と
を備えているため、容量下部電極を形成した後で容量下
部電極のコンタクトホールを形成するまでに２回のレジ
ストパターンを形成するのみでよいので半導体装置の製
造プロセス及び製造コストを低減できると共に、第２の
絶縁膜に第２の開口部を形成する際に第１の絶縁膜にオ
ーバーハング部が生じないので、第２の開口部の金属配
線に断線不良が発生しない。

【００９７】請求項８の発明に係る半導体装置の製造方
法によると、第４の工程は、第２の絶縁膜における容量
絶縁膜を形成する領域に第１の開口部を形成すると共
に、第２の絶縁膜における容量下部電極のコンタクトを
形成する領域を除去して第２の開口部を形成した後、第
１の絶縁膜における第２の開口部の底の部分を除去する
工程であるため、１つのマスクにより第１の開口部及び
第２の開口部を形成することができるので、マスク工程
を確実に低減することができる。

【００９８】請求項９の発明に係る半導体装置の製造方
法によると、第４の工程は、容量絶縁膜を形成する領域
に第２の絶縁膜が除去され且つ第１の絶縁膜が残存する
第１の開口部を形成した後、容量下部電極のコンタクト
を形成する領域に第１の絶縁膜及び第２の絶縁膜が除去
された第２の開口部を形成する工程であるため、第１の
絶縁膜及び第２の絶縁膜に容量下部電極のコンタクトを
形成するため開口部を１つのマスクにより形成すること
ができるので、マスク工程を確実に低減することができ
る。

【００９９】請求項１０の発明に係る半導体装置の製造
方法によると、容量下部電極の上に形成された第１の絶
縁膜及び第２の絶縁膜に第１の開口部及び第２の開口部
を形成した後、容量絶縁膜となる第３の絶縁膜を形成
し、その後、該第３の絶縁膜における第２の開口部の底
の部分を除去するため、容量下部電極を形成した後で容
量下部電極のコンタクト領域を形成するまでに２回のレ
ジストパターンを形成するのみでよいので半導体装置の
製造プロセス及び製造コストを低減できると共に、第１
の絶縁膜上における第２の開口部の周縁部には第２の絶
縁膜が存在しており、容量絶縁膜となる第３の絶縁膜に
おける第２の開口部の底の部分を除去しても、第１の絶
縁膜上における第２の開口部の周縁部に存在する第２の
絶縁膜と第２の開口部の壁部に存在する第３の絶縁膜と
が連続し、第２の開口部にはオーバーハング部が生じな
いので第２の開口部の金属配線に断線不良が発生しな
い。

【図面の簡単な説明】

【図１】（ａ）〜（ｅ）は本発明の第１実施例に係る半
導体装置の製造方法の各工程を示す断面図である。

【図２】本発明の第２実施例に係る半導体装置の製造方
法の工程を示す断面図である。

【図３】（ａ）〜（ｅ）は本発明の第３実施例に係る半
導体装置の製造方法の各工程を示す断面図である。

【図４】（ａ）〜（ｃ）は本発明の第４実施例に係る半
導体装置の製造方法の各工程を示す断面図である。

【図５】（ａ）〜（ｅ）は本発明の第５実施例に係る半
導体装置の製造方法の各工程を示す断面図である。

【図６】（ａ）〜（ｃ）は本発明の第６実施例に係る半
導体装置の製造方法の各工程を示す断面図である。

【図７】（ａ）〜（ｅ）は本発明の第７実施例に係る半
導体装置の製造方法の各工程を示す断面図である。

【図８】（ａ）〜（ｅ）は従来の半導体装置の製造方法
の各工程を示す断面図である。

【図９】（ａ）〜（ｃ）は従来の半導体装置の製造方法
の各工程を示す断面図である。

【符号の説明】

１０１ 半導体基板 １０２ Ｎ⁺ 型埋込み層 １０３ Ｎ^- 型エピタキシャル層 １０４ 熱酸化膜 １０５ Ｎ⁺ 型ポリシリコン膜 １０６ ＣＶＤ−ＳｉＯ₂ 膜 １０７ 第１のレジストパターン １０８ 容量絶縁膜形成領域（第１の開口部） １０９ 容量下部電極のコンタクト領域（第２の開口
部） １１０ シリコン窒化膜 １１１ 第２のレジストパターン １１２ 容量下部電極のコンタクトホール １１３ 容量上部電極 １１４ 容量下部電極 １２０ 第１のシリコン窒化膜

Claims (10)

【特許請求の範囲】
1. 【請求項１】 半導体基板の上に容量下部電極を形成す
   る第１の工程と、 前記容量下部電極の上に第１の絶縁膜を形成する第２の
   工程と、 前記第１の絶縁膜を選択的にエッチングすることによ
   り、前記第１の絶縁膜における容量絶縁膜を形成する領
   域を除去して第１の開口部を形成すると共に、前記第１
   の絶縁膜における前記容量下部電極のコンタクトを形成
   する領域を除去して第２の開口部を形成する第３の工程
   と、 前記容量下部電極及び前記第１の絶縁膜の上に容量絶縁
   膜となる第２の絶縁膜を形成する第４の工程と、 前記第２の絶縁膜を選択的にエッチングすることによ
   り、前記第２の絶縁膜における、前記第２の開口部の底
   の部分及び前記第１の絶縁膜の上の前記第２の開口部の
   周縁部分を除去する第５の工程と、 前記第１の開口部に容量上部電極を形成すると共に、前
   記第２の開口部に前記容量下部電極のコンタクト電極を
   形成する第６の工程とを備えていることを特徴とする半
   導体装置の製造方法。
2. 【請求項２】 前記第５の工程のエッチングは異方性の
   エッチングであり、前記第５の工程は、前記第２の絶縁
   膜における前記第２の開口部の周壁部を残存させる工程
   を有することを特徴とする請求項１に記載の半導体装置
   の製造方法。
3. 【請求項３】 前記第５の工程のエッチングは等方性の
   エッチングであり、前記第５の工程は、前記第２の絶縁
   膜における前記第２の開口部の周壁部を除去する工程を
   有することを特徴とする請求項１に記載の半導体装置の
   製造方法。
4. 【請求項４】 半導体基板の上に容量下部電極を形成す
   る第１の工程と、 前記容量下部電極の上に第１の絶縁膜を形成する第２の
   工程と、 前記第１の絶縁膜を選択的にエッチングすることにより
   前記第１の絶縁膜における容量絶縁膜を形成する領域を
   除去して第１の開口部を形成した後に該第１の開口部の
   底面に容量絶縁膜となる第２の絶縁膜を形成すると共
   に、前記第１の絶縁膜を選択的にエッチングすることに
   より前記第１の絶縁膜における前記容量下部電極のコン
   タクトを形成する領域を除去して第２の開口部を形成す
   る第３の工程と、 前記第１の開口部に容量上部電極を形成すると共に、前
   記第２の開口部に前記容量下部電極のコンタクト電極を
   形成する第４の工程とを備えていることを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 前記第３の工程は、 前記第１の絶縁膜を選択的にエッチングすることによ
   り、前記第１の絶縁膜における、容量絶縁膜を形成する
   領域及び前記容量下部電極のコンタクトを形成する領域
   を除去して前記第１の開口部及び第２の開口部を形成す
   る工程と、 前記第１の開口部及び第２の開口部の底面に容量絶縁膜
   となる第２の絶縁膜を形成した後、前記第２の絶縁膜に
   おける前記容量下部電極のコンタクトを形成する領域を
   除去する工程とを有することを特徴とする請求項４に記
   載の半導体装置の製造方法。
6. 【請求項６】 前記第３の工程は、 前記第１の絶縁膜を選択的にエッチングすることによ
   り、前記第１の絶縁膜における容量絶縁膜を形成する領
   域を除去して前記第１の開口部を形成する工程と、 前記第１の開口部の底面に容量絶縁膜となる第２の絶縁
   膜を形成する工程と、前記第１の絶縁膜を選択的にエッ
   チングすることにより、前記第１の絶縁膜における前記
   容量下部電極のコンタクトを形成する領域を除去して前
   記第２の開口部を形成する工程とを有することを特徴と
   する請求項４に記載の半導体装置の製造方法。
7. 【請求項７】 半導体基板の上に容量下部電極を形成す
   る第１の工程と、 前記容量下部電極の上に容量絶縁膜となる第１の絶縁膜
   を形成する第２の工程と、 前記第１の絶縁膜の上に第２の絶縁膜を形成する第３の
   工程と、 容量絶縁膜を形成する領域に前記第２の絶縁膜が除去さ
   れ且つ前記第１の絶縁膜が残存する第１の開口部を形成
   すると共に、容量下部電極のコンタクトを形成する領域
   に前記第１の絶縁膜及び前記第２の絶縁膜が除去された
   第２の開口部を形成する第４の工程と、 前記第１の開口部に容量上部電極を形成すると共に、前
   記第２の開口部に前記容量下部電極のコンタクト電極を
   形成する第５の工程とを備えていることを特徴とする半
   導体装置の製造方法。
8. 【請求項８】 前記第４の工程は、 前記第２の絶縁膜を選択的にエッチングすることによ
   り、前記第２の絶縁膜における容量絶縁膜を形成する領
   域を除去して第１の開口部を形成すると共に、前記第２
   の絶縁膜における前記容量下部電極のコンタクトを形成
   する領域を除去して第２の開口部を形成する工程と、 前記第１の絶縁膜を選択的にエッチングすることによ
   り、前記第１の絶縁膜における前記第２の開口部の底の
   部分を除去する工程とを有することを特徴とする請求項
   ７に記載の半導体装置の製造方法。
9. 【請求項９】 前記第４の工程は、 前記第２の絶縁膜を選択的にエッチングすることによ
   り、容量絶縁膜を形成する領域に前記第２の絶縁膜が除
   去され且つ前記第１の絶縁膜が残存する第１の開口部を
   形成する工程と、 前記第１の絶縁膜及び前記第２の絶縁膜を選択的にエッ
   チングすることにより、容量下部電極のコンタクトを形
   成する領域に前記第１の絶縁膜及び第２の絶縁膜が除去
   された第２の開口部を形成する工程とを有することを特
   徴とする請求項７に記載の半導体装置の製造方法。
10. 【請求項１０】 半導体基板の上に容量下部電極を形成
    する第１の工程と、 前記容量下部電極の上に第１の絶縁膜及び第２の絶縁膜
    を形成する第２の工程と、 前記第１の絶縁膜及び第２の絶縁膜を選択的にエッチン
    グすることにより、前記第１及び第２の絶縁膜における
    容量絶縁膜を形成する領域を除去して第１の開口部を形
    成すると共に、前記第１及び第２の絶縁膜における前記
    容量下部電極のコンタクトを形成する領域を除去して第
    ２の開口部を形成する第３の工程と、 前記容量下部電極及び前記第２の絶縁膜の上に容量絶縁
    膜となる第３の絶縁膜を形成する第４の工程と、 前記第３の絶縁膜を選択的にエッチングすることによ
    り、前記第３の絶縁膜における少なくとも前記第２の開
    口部の底の部分を除去する第５の工程と、 前記第１の開口部に容量上部電極を形成すると共に、前
    記第２の開口部に前記容量下部電極のコンタクト電極を
    形成する第６の工程とを備えていることを特徴とする半
    導体装置の製造方法。