JP3053103B2

JP3053103B2 - 不純物導電体回路を有する半導体装置並びに該装置の製造方法

Info

Publication number: JP3053103B2
Application number: JP2067003A
Authority: JP
Inventors: 朗嶋瀬; 聡原市; 淳三東; 文和伊藤; 貴彦高橋; 恵美子岡本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-03-19
Filing date: 1990-03-19
Publication date: 2000-06-19
Anticipated expiration: 2015-06-19
Also published as: JPH03268448A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、LSI等についてほぼ完成後、機能素子を形
成してプログラミングを任意に、且つ容易にした機能素
子を有する半導体装置並びに該装置の製造方法に関す
る。

〔従来の技術〕

従来技術としては、特公平01-53513号公報に記載され
ているように、LSIチップ内に設けられた複数個の基本
特性評価素子とこれら評価素子にレーザビームでトリミ
ングされる配線を介して共通に接続されたパッド部とを
具備した半導体装置が知られている。

また、従来技術としては、特開平01-212443号公報に
記載されているように、GaAs基板上にSi導電体を形成す
る方法が知られている。

また、特公昭63-58371号公報には、不純物イオンの選
択照射により配線間を接続することが記載されている。

一方、特開昭62-229956号公報に記載されているよう
に、近年ICの高集積化、微細化に伴い、開発工程におい
てLSIのチップ内配線の一部を切断したり、接続をした
りして不良箇所のデバックや修正を行うことにより設計
ミス、プロセスミスを発見したり、不良解析を行って設
計にフィードバックしたり、またはプロセス条件にフィ
ードバックして製品の歩留まりを向上させることが重要
になってきている。

〔発明が解決しようとする問題点〕

上記従来技術には、半導体回路を形成した基板上に配
線層を形成した完成されたLSI等について、デバック、
または不良箇所の任意性を高めようとする配慮がなされ
ておらず、デバックまたは不良解析において制約を受け
たり、困難性を受けるという課題を有していた。

本発明の目的は、上記従来技術の課題を解決すべく、
LSI等についてほぼ完成後、単なる接続以外にダイオー
ド、トランジスタ等の機能を持つ機能素子をLSI等の上
に形成して、LSI等のデバッグ、不良解析の任意性を高
めて、速やかなデバッグ作業を可能にした機能素子を有
する半導体装置を提供することにある。

また、本発明の他の目的は、LSI等についてほぼ完成
後、LSI等のデバッグ、不良解析の任意性を高めて、速
やかなデバッグ作業を可能にした機能素子を有する半導
体装置を容易に得られるようにした機能素子を有する半
導体装置の製造方法を提供することにある。

〔問題点を解決するための手段〕

即ち、本発明は、上記目的を達成するために、半導体
回路を形成した基板上に配線層を形成した半導体装置
（LSI等）の該配線層の上に、絶縁膜を介して上記配線
に接続され、且つ局部的に導電体接続を行って受動素子
機能又は能動素子機能を有するようにしたＰ型不純物を
打ち込んでアニーリングしたＰ型導電体とＮ型不純物を
打ち込んでアニーリングしたＮ型導電体とを有する不純
物導電体回路を形成し、該不純物導電体回路により上記
半導体回路の回路変更を可能にしたことを特徴とする不
純物導電体回路（機能素子）を有する半導体装置であ
る。特に本発明は、上記不純物導電体回路中の適切な位
置に、局部的にＰ型またはＮ型の不純物を選択的に打ち
込み、アニールすることで導電体接続を行って回路変更
（プログラミング）を行うようにした。

また、本発明は、半導体回路を形成した基板上に配線
層を形成した半導体装置の該配線層の上に、絶縁膜を介
して局部的に導電体接続を行って論理機能を有するよう
にした複数の不純物導電体回路を規則的に配置し、該不
純物導電体回路の少なくとも一つと上記配線とを任意に
接続して不純物導電体回路により上記半導体回路の回路
変更を可能にしたことを特徴とする不純物導電体回路を
有する半導体装置である。

また、本発明は、Ｐ型導電体とＮ型導電体は次の様に
形成する。LSIの製作工程中でCVD、スパッタデポ等の成
膜手段でデポしたSi等の真性状態では不導体の膜上に、
SiO₂膜等のイオン打ち込みのマスクとなり得る膜を成膜
し、それをパターニングして、Ｐ型不純物のイオンを打
ち込み、Ｐ型領域を形成する。次にマスク材をエッチン
グ除去し、再度、マスク材をデポし、パターニングす
る。そこで今後はＮ型不純物を打ち込み、Ｎ型領域を形
成する。最後にウェハ全体をアニーリングして、それぞ
れの打ち込み領域をＰ型導電体とＮ型導電体とする。

この製作プロセスと異なる製作プロセスとしては、第
20図の様に真性物質で構成した膜３を成膜し、その後所
定の高さとパターンのマスク材23を形成し、その状態で
斜め方向からＰ型又はＮ型の不純物のシャワータイプの
イオンビーム24を打ち込み、その後半導体装置全体をア
ニールしてＰ型導電体１とＮ型導電体２とする。

局所的に不純物を打ち込むには集束イオンビーム打ち
込み装置を使用するのが最も有効である。

〔作用〕

第24図（ａ），（ｂ）にLSIデバックの一例を示す。L
SI回路中に例えばセットリセット−フリップフロップ47
が作り込まれており、その中に白抜きで示した故障ダイ
オード49であったとする。通常のデバック手段では、切
断・接続しかできないため、別の予備回路、例えば予備
フリップフロップ48内にあるダイオード53につなぎ替え
る。このため、そのダイオード53前後の配線51、54を切
り離した上で55の接続配線により接続する。しかし、LS
Iには余裕が少なく、場合によっては予備回路が作り込
まれていないことがあり、その場合にはデバック作業が
不可能となる。一方、デバック手段として、切断・接続
以外にダイオード等が追加できるとすると、第24図
（ｂ）に示すように、別の回路内のダイオード53を使用
する必要がなく、接続配線55を引き出し、ダイオード56
を形成するだけで済む。また、予備回路は不用となる。
これは、ダイオードだけでなく、トランジスタ及び更に
複雑な機能を持つ不純物導電体回路でも同様である。

このように、ダイオード、トランジスタ等の不純物導
電体回路を追加することによりデバックを可能にし、デ
バック工程を簡略化することができる。また、複雑なデ
バックにも、予備回路を使わず、十分に対処することが
できる。

〔実施例〕

以下本発明の実施例について図面に基いて具体的に説
明する。第１図及び第23図は、本発明の不純物導電体回
路を有する半導体装置の一実施例を示す図である。即
ち、本発明は、実際にほぼ完成状態にある半導体装置5
0、即ち半導体回路42、43を形成した基板51上に配線4
4、45、46等を有する配線層52を形成した半導体装置50
の該配線層52の上の周辺部に、絶縁膜８を介して局部的
に真性領域９、10に導電体接続を行って受動素子機能ま
たは能動素子機能を有するようにした不純物導電体回路
60を形成し、該不純物導電体回路60と上記配線44、45、
46とを接続配線11により任意に接続して不純物導電体回
路60により上記半導体回路42、43の回路変更を可能にし
た。

即ち第１図は、半導体装置50の端の４辺に打ち込み領
域、即ち多数の不純物導電体回路60を配設し、それらに
ついて実際に接続した一例を示す。Ｉでは、特開昭62-2
29956号公報、特開昭63-100746号公報、特開昭63-16424
0号公報に記載されているように、通常の方式である集
束イオンビームで半導体装置（半導体素子）50に接続す
る配線層の絶縁膜８に窓19を開けて、レーザCVDで局所
的に配線44、45、46間を接続配線11により接続した部分
である。これはもちろん、レーザによる絶縁膜８への窓
19を開け、接続配線11を集束イオンビームCVDで接続し
ても同等の結果が得られる。

本実施例での実用では、例えば、IIの接続において、
斜めにＰ型打ち込み領域５を作るとその部分はダイオー
ド15となり、これの出力が半導体装置４辺の棚部から露
出した接続配線（金属導電体）11に出ていくため、さら
にそこから第１図（ｂ）にも示す様にレーザCVD等で接
続配線11を形成し、予め開けた窓19を介して、配線層52
に形成された任意の配線44、45、46を含めた半導体装置
（機能素子）20に接続し、半導体回路20に新たな機能を
付加する。同様に、IIIではＰ型打ち込み領域５を形成
し、NPNトランジスタ14を、IVではＮ型打ち込み領域６
を形成し、PNPトランジスタ13をそれぞれに接続配線11
を介して配線層52の任意の配線44、45、46に接続して配
線を含む半導体回路20に機能を付加して、該半導体回路
20のデバックや不良解析の自由度を増加させることがで
きる。

即ち、第１図及び第23図に示すように、ほぼ完成状態
にある半導体装置（LSI）50の表面上、即ち配線層52の
絶縁膜８上に、例えば第６図に示すように、LSIの製作
工程で行われている知られたCVD、スパッタデポ等の成
膜手段（図示せず。）でSi等の真性状態では不導体の膜
を成膜し、所望のパターン形状に従ってＰ型不純物を打
ち込んでＰ型導電体１を形成し、更に所望のパターン形
状に従ってＮ型不純物を打ち込んでＮ型導電体２を形成
し、その後アニールし、それらがで構成される不純物導
電体回路60中の適当な位置の真性領域３に、Ｐ型または
Ｎ型の不純物を選択的に打ち込んでアニールすることに
よって半導体回路42、43の回路変更を可能にした。

Ｐ型導電体１とＮ型導電体２は、次のようにして形成
する。即ち半導体装置（LSI）50の表面上に、通常のLSI
の製作工程と同様にCVD、スパッタデポ等の成膜手段
（図示せず。）でSi等の真性状態では不導体の膜を成膜
し、この不導体の膜上に、SiO₂膜等のイオン打ち込みの
マスクとなり得る膜を成膜手段（図示せず。）で成膜
し、知られた露光・エッチング等の手段を用いて上記イ
オン打ち込みのマスクとなり得る膜をパターニングし
て、Ｐ型不純物のイオンを打ち込み、Ｐ型領域を形成す
る。次にマスク材をエッチング除去し、再度、マスク材
をデポし、パターニングする。そこに今度はＮ型不純物
を打ち込み、Ｎ型領域２を形成する。最後にウェハ全体
をアニーリングして、それぞれの打ち込み領域をＰ型導
電体１とＮ型導電体２として形成する。これが通常の製
作プロセスである。

次に別の製作プロセスについて説明する。即ち第20図
の様に真性物質で構成した膜３を成膜後、所定の高さと
パターンのマスク材22を形成した状態で、斜め方向から
Ｐ型不純物のシャワータイプのイオンビーム24を打ち込
む。この時、マスクの陰に打ち込まれない領域がマスク
23の下以外にも生じる。次に逆の方向からＮ型不純物の
イオンビーム25を斜めに打ち込む。この時、マスクの陰
の領域に先に打ち込んだＰ型領域が入る様にする。こう
して、Ｐ型打ち込み領域とＮ型打ち込み領域をマスク23
を１回作る工程だけで形成できる。最後にウェハ全体を
アニールして、Ｐ型導電体１とＮ型導電体２とする。こ
の方法では複雑なパターンの形成は困難であるが、例え
ば、第21図（ａ）の様なパターンにマスク23を形成した
とすれば、上記斜め打ち込み方法により、第21図（ｂ）
の様にＰ型導電体１とＮ型導電体２と真性領域３とで構
成されたパターン程度であれば形成可能である。この
時、後述する集束イオンビームでの打ち込み用の窓はＡ
部の箇所に開けば良い。

局所的に不純物を打ち込むには集束イオンビーム打ち
込み装置を使用するのが最も有効である。これは第22図
（ａ），（ｂ），（ｃ）に示す様にＰ型とＮ型の打ち込
みイオン種を含む共晶合金をイオン化物質とした液体金
属イオン源26から引き出したイオンビーム４を静電レン
ズ27で集束し、ステージ29上に設置した打ち込むべきLS
Iターゲット28に照射する。この時、必要なイオン種の
みを分離するために、通常２段の静電レンズ27間にEXB
マスクフィルタ30、または、磁場フィルタ36を設置す
る。また、不純物を打ち込んだ領域は打ち込みによるダ
メージを回復し、打ち込んだイオンを活性化するため
に、アニールが必要である。今度のアニールはLSIター
ゲット28全面に施す必要はなく、不純物を打ち込んだ領
域のみで良い。そこで、第22図（ｃ）の様にイオン光学
系の軸とは別の軸上にレーザーアニール用の光学系とし
てミラー32とレンズ34を設置してレーザ光31をLSIター
ゲット28の打ち込み領域に集光照射して、アニールす
る。また、この時、同時にその領域を保護するために、
ボンベ37から、例えばTEOS（テトラエトキシオルソシリ
ケイト）等のCVDガスを導入し、熱CVDによって、SiO₂を
デポする事も可能である。あるいは、イオン打ち込みと
同時にアニールを行ない、装置のスループットを上げる
事を考えると、第22図（ａ），（ｂ）の様にイオン光学
系と同軸にレーザ光学系を設置する方式もある。例え
ば、第22図（ａ）はレーザ光31を２段の静電レンズ27間
のミラー32で反射させ、LSIターゲット28上に設置した
反射対物レンズ33に入射させて、集光して、アニールを
行なう。第22図（ｂ）はLSIターゲット28上に設置した
回転楕円体ミラー35の１つの焦点を通る様にレーザ光31
をレンズ34で集光し、もう一つの焦点を移動させた打ち
込み領域に再集光させて、アニーリングする方式であ
る。第22図（ｂ）ではレーザ光31の導入孔を１つとした
が、これは例えば、３方向から入射させる等、複数導入
で加熱効率を上げる方法も有効である。

更に、第６図に基いて説明する。即ち半導体装置（LS
I）50の表面上、即ち配線層52の絶縁膜８上に、第６図
（ａ）の縦構造を持つ装置を形成する。これは前述の方
法でＰ型導電体１またはＮ型導電体２をパターニングし
たものである。第６図（ａ）ではＰ型導電体配線１の間
に真性領域３を残し、真性領域３の上のみ、保護膜７に
打ち込み用の窓を開けておく。ここで、第６図（ｂ）の
様に集束イオンビーム４でＰ型不純物を打ち込み、Ｐ型
打ち込み領域５を形成し、そこをアニールする。この
時、Ｐ型導電体１は右から左まで連がり、左右の導電体
１、２は接続される。第６図（ｃ）では左にＰ型導電体
１、右にＮ型導電体２を形成し、真性領域３にＰ型不純
物を打ち込んだもので、ここをアニールすると、この部
分はPN接合ダイオードとして機能する様になる。この
時、Ｐ型のかわりにＮ型の不純物を打ち込んでも、同等
の結果が得られる。第６図（ｄ）では両側に形成したＰ
型導電体１の間にＮ型領域６を形成した場合で、これは
PNP接合トランジスタとして機能する。ただし、この時
には、Ｎ型領域６から配線を引き出す必要がある。ま
た、打ち込んだＮ型領域６が広いと、これは単にPN接合
ダイオードを２つ逆に接続した状態になり、電流が流れ
ない。このため、エミッタからコレクタへの電流の到達
率を上げて、効率の良いトランジスタ特性を持たせるた
め、Ｎ型領域６の巾は１μｍ以下でできるだけ狭く設定
する必要がある。

次に具体的実施例について説明する。

〈実施例１〉半導体装置（LSI）50上にＰ型導電体１とＮ型導電体
２を第２図に示すようにパターニングする。真性領域は
ＰとＮの斜め交差部にPN接合形成用の真性広領域９と、
トランジスタ形成用の狭い打ち込み領域に使う真性狭領
域の両方を設けている。Ｐ型導電体１とＮ型導電体２の
端は接続配線（金属導電体）11に接続し、該接続配線11
によりそれぞれ所定の半導体回路（素子）42、43、（2
0）の配線44、45、46に接続する。第２図のＡ−Ｂ−Ｃ
−Ｄ−Ｅ断面は第３図の様に形成してある。同図（ａ）
はスルーホール形式プロセスを省くため、半導体装置50
に対して配線42〜46と同じ方法等で接続配線（金属導電
体）11を形成し、その後、SiをCVDで成膜し、そこでＰ
型、および、Ｎ型不純物を打ち込み、アニールして、Ｐ
型導電体１とＮ型導電体２を形成したものである。その
上へSiO₂をデポし、後から集束イオンビーム４で不純物
を打ち込むべき真性領域３の上だけ、SiO₂をエッチング
して抜いておく。ただし、この構造はＰ型導電体１、お
よび、Ｎ型導電体２と金属導電体11との交差ができず、
パターニングの自由度が限られてしまうため、通常は、
第２図（ｂ）の様に金属導電体11とＰ型導電体１とＮ型
導電体２との間に絶縁膜８を挾み、そこに開けたスルー
ホール12を介して、上下の導電体を接続する方式を取っ
ている。集束イオンビーム４を使用するため、打ち込ん
だ不純物元素の広がりはビームの走査領域にアニール時
の拡散による広がりを加えた広さになる。通常の接続等
では問題にならないが、特に狭い領域への打ち込みを狙
う場合には、イオンビーム４の持つ裾野の広がりが問題
となることがある。この時には真性領域３の上に開けた
窓を所定の狭さに設定して、集束イオンビーム４を窓よ
り広い範囲で走査し、窓枠をマスクとして使用する事
で、窓で限定された領域内への均一な打ち込みを行なえ
る。

第４図は本実施例で実際の打ち込みを施した時の機能
を示したものである。Ｉの様に真性狭領域10にＮ型不純
物を打ち込み、Ｎ型打ち込み領域６とした場合、A,B,H,
Iの出力端にはPNPトランジスタ13が接続される。IIでは
真性広領域９に斜めのラインを接続する様にＰ型打ち込
み領域５を形成する。この場合、C,J出力端にはPN接合
ダイオード15が接続される。IIIの場合はＩの場合と逆
にNPNトランジスタ14の接続となる。IVでは真性狭領域1
0のＰ型導電体１間のみにＰ型打ち込み領域５を形成す
るとF,M出力端は接続される。また、ＶについてはIIと
逆方向にダイオード15を接続した事になる。この様に適
当な所へ、所定のイオンを所定の巾で打ち込み、各種の
機能素子を付加していくことが可能となる。なお、ここ
では真性領域３に広領域９と狭領域10の２種類を設定し
たが、ダイオード15として、トランジスタのエミッタ−
ベース、またはベース−コレクタを使用する方式を取れ
ば、真性広領域９は不要となり、Ｐ型導電体１とＮ型導
電体２とを平行に並べ、その間に第４図（ａ）に示した
真性狭領域10のみを挿入していくパターンで同等の機能
を持たすこともできる。

第２図では接続配線（金属導電体）11をＰ型導電体１
とＮ型導電体２の両側に出したが、実用では半導体装置
50の端部にこのパターンを形成するので、第５図のよう
に一方に全ての接続配線（金属導電体）11端子を集中さ
せる。第１図は実際に半導体装置の端の４辺に打ち込み
領域を形成し、それを実際に接続した例である。Ｉでは
通常の方式である集束イオンビームで半導体回路（素
子）に接続する配線が露出するように絶縁膜８に窓19を
開けて、エネルギビームCVD（レーザCVD等）で局所的に
接続配線11を形成して配線間を接続した部分である。こ
れはもちろん、本実施例での実用では、例えば、IIの接
続において、斜めにＰ型打ち込み領域５を作るとその部
分はダイオード15となり、これの出力が半導体装置４辺
の棚部から露出した接続配線11に出ていくため、さらに
そこから第１図（ｂ）にも示す様にエネルギービームCV
Dで配線を形成し、予め開けた窓19を介して、半導体回
路（素子）20に接続し、半導体回路（素子）20に新たな
受動素子機能または能動素子機能を付加する。同様に、
IIIではＰ型打ち込み領域５を形成し、NPNトランジスタ
14を、IVではＮ型打ち込み領域６を形成し、PNPトラン
ジスタ13をそれぞれに接続する半導体回路（素子）20に
機能付加している。

〈実施例２〉実際の接続では１本の配線に多数本の配線をつなげた
り、交差させたりする事が必要とされる。そこで、本実
施例ではＰ型導電体１とＮ型導電体２を第７図の様に積
層し、配線のフレキシビリティを向上させる。このパタ
ーンにおいて、Ａ−Ｂ断面は第８図に示す構造になって
いる。絶縁層８の上にCVDでSi層を成膜し、そこにＰ型
および、Ｎ型不純物を交互ラインのパターンに打ち込
み、アニールして、Ｐ型導電体１とＮ型導電体２を形成
する。その上に、さらにSi層を成膜し、第７図のパター
ンを形成し、保護膜７を積層する。最後に、上下導電体
の交差部の円形領域の上の保護膜７をエッチングする。
この時、本実施例では後から不純物イオンを打ち込む真
性領域３までオーバーエッチして、真性領域３の厚さを
減らし、所定の加速エネルギーで不純物イオンが下層の
導電体近くまで打ち込まれ、アニールによって完全に上
下導電体がコンタクトする様にしている。本実施例の構
造で形成できる受動素子機能又は能動素子機能の例を第
９図に示す。同図（ａ）では上下共にＰ型導電体１で、
そこにＰ型不純物を打ち込みＰ型打ち込み領域５を形成
する。この場合、上下導電体は単純接続できる。同図
（ａ）の様にＮ型導電体２間にＮ型打ち込み領域６を形
成した場合も同様に単純接続となる。同図（ｂ）の様に
下層がＮ型導電体２で上層がＰ型導電体１の場合に、真
性領域３をＰ型打ち込み領域５に変えた状態では上層か
ら下層へ向うダイオード15を介した接続となる。同図
（ｅ）はこれとは逆に下層から上層に向うダイオード15
を介した接続となる。同図（ｃ）では下層のＮ型導電体
２に１μｍ以下の狭いスリットを入れた状態としてお
き、ここに向い上層のＰ型導電体１の窓を通して、Ｐ型
不純物を打ち込み、Ｐ型打ち込み領域５を形成する。こ
の場合、この部分はNPNトランジスタ14として働く様に
なる。やはり、同図（ｆ）では同図（ｃ）と逆にPNPト
ランジスタ13となる。

実際のLSIチップ17上に本実施例のパターンを配置し
た例を第10図に示す。この例では導電体を３層に重ね、
第10図（ａ）の左上の棚ではＰ型導電体１とＮ型導電体
２を交互ラインに形成したパターンの下に、Ｐ型導電体
１のラインを形成し、それをLSIチップ17の中央まで伸
ばす。LSIチップ17中央部ではそこまで伸びてきたＰ型
導電体１ラインの下に、さらにＰ型導電体１で形成した
ラインを形成してある。そのＡ−Ｂ断面は第10図（ｂ）
に示す構造で、各不純物イオン打ち込み用に保護膜７に
は真性領域３を露出させる窓が開いている。また、最下
層のＰ型導電体１の終端はスルーホールを介して、さら
に下層に作り込んである半導体回路（素子）20に接続し
ている。

第11図は第10図に斜視したものである。そこで実線は
Ｐ型導電体1,破線はＮ型導電体２を表わし、線の中の白
丸はトランジスタ形成用のスリットを入れた導電体部分
を表わす。したがって、第11図の各部文は、（Ａ），
（Ｂ），（Ｃ）の各構造体を表わしている。なお、機能
素子20からＰ型導電体１までの接続は金属導電体11を用
いている。これに、DA（デザインオートメーション）デ
ータに従った接続命令を受けた集束イオンビーム装置
が、LSIチップ17内に作り込まれたマークを基準にし
て、所定の箇所に所定のイオン種を打ち込んで、半導体
回路（素子）20に特定の受動素子機能又は能動素子機能
を接続する。その例が第12図である。不純物イオンを打
ち込んだ箇所は、上部の楕円から下部の導電体へ円錐形
した部分で、斜線部はＰ型打ち込み領域５、点線部はＮ
型打ち込み領域６を表している。第12図（ａ）の様に不
純物を打ち込んだ場合は、第12図（ｂ）の様に半導体回
路20にトランジスタ13やダイオード15の受動素子機能又
は能動素子機能が接続される。また、第13図（ａ）の様
な打ち込み状態では、別の回路に接続できる。ところ
が、第10図の構成では、必ずＰ型導電体１を介して、半
導体回路20へ接続されるため、PNPトランジスタ13のベ
ースは逆接続のダイオード15に接続されてしまう。そこ
で、第10図（ａ）の左上の棚中の下層の導電体も、Ｐ型
導電体１とＮ型導電体２の交互ラインとし、棚部からLS
Iチップ中央へ向う導電体の途中で全てをＰ型導電体１
に変えるため、第15図の様に１度スルーホール12を介し
て、下層の接続配線等の金属導電体11′で、Ｎ型導電体
２を接続する。この接続部を利用すれば、第16図の様
に、PNPトランジスタ13のベースに順方向のダイオード1
5を接続する事も可能となる。第17図はこの例である
が、この場合は、逆にNPNトランジスタ14のベースに逆
方向のダイオード15を接続した例を示している。

接続については以上の方式で可能であるが、実用上、
配線に抵抗値を持たせたい場合、あるいは、切断した場
合等もある。そこで、第18図の様に、導電体１上に打ち
込み用窓を開けた構造を作っておく。ここに、第19図
（ａ）の様に、Ｐ型導電体１に対しては、Ｎ型打ち込み
領域６をＰ型導電体１を完全には横切らない領域内に形
成した場合、第19図（ｂ）の様に、単なる配線から、不
純物イオンの打ち込み量とその領域に対応した抵抗値を
持つ抵抗接続に変化する。さらに第19図（ｃ）の様にＰ
型導電体１を完全に横切る領域にＮ型打ち込み領域６を
形成すると、それは第19図（ｄ）の様にダイオード15を
２つ逆に接続した形になり、電流は流れず、導電体は実
質的に切断される事になる。

なお、以上の実施例は半導体装置の製造工程終了後の
回路変更について述べてきたが、これは半導体装置の製
造工程中において、内部配線として、上記のＰ型導電体
１とＮ型導電体２を組み合わせ、そこにDAデータに従っ
た打ち込み工程を施す事で、同じ導電体パターンを種々
につなぎ変えて、多品種の、例えば、論理LSIとを製造
する場合にも応用可能である。この場合、単に配線工程
のみとすれば、P/Nどちらか一方の導電体だけでも充分
な効果が得られる。

そこまで素子中に上記導電体を組み込まない場合で
も、例えば論理LSIについては、全部でなくても、一部
分の論理セルについて、その出力を反転させる。また
は、どちらかの論理に固定する様に、打ち込みを行ない
得る構造体を、上記導電体の組み合わせで作り込む事も
可能である。

〔発明の効果〕

本発明によれば、半導体回路を形成した基板上に配線
層を形成した半導体装置の該配線層の上に、絶縁膜を介
して局部的に導電体接続を行って受動素子機能又は能動
素子機能を有するようにした不純物導電体回路を形成
し、該不純物導電体回路と上記配線とを任意に接続して
不純物導電体回路により上記半導体回路の回路変更を可
能にしたことにより、半導体装置製造工程終了後、また
は多層配線形成途中で、半導体回路（素子）のデバッ
グ、不良解析、更に半導体回路（素子）の回路変更を短
時間に、大きなフレキシビリティを持って行なえ、半導
体装置の開発期間の短縮、あるいは、ASIC等の顧客への
速やかな対応を可能とする効果を奏する。

【図面の簡単な説明】

第１図は本発明に係る不純物導電体回路を有する半導体
装置の一実施例を平面図とＡ−Ｂ−Ｃ−Ｄ−Ｅ−Ｆ断面
図、第２図は第１図に示す不純物導電体回路のパターン
の一実施例を示す平面図、第３図は第２図のＡ−Ｂ−Ｃ
−Ｄ−Ｅ−Ｆ断面において異なった実施例を示す図、第
４図は第２図に示す不純物導電体回路のパターンへ局部
的に導電体接続を行った状態を示す平面図とそれに対応
する回路を示す図、第５図は第２図と異なる実施例を示
す平面図、第６図は本発明に係る不純物導電体回路に局
部的に導電体接続を行う工程を示した部分的拡大断面
図、第７図は本発明に係る不純物導電体回路を複数層で
実現するパターンの一実施例を示す平面図、第８図は第
７図のＡ−Ｂ断面を示す図、第９図は第７図に示す各パ
ターンの動作を示す斜視図とそれに対応した回路を示す
図、第10図は第７図のパターンを半導体装置（LSIチッ
プ）上にパターニングした状態を示す平面図とそのＡ−
Ｂ断面を示す図、第11図は第10図のパターニングの表示
法を示す斜視図、第12図及び第13図は打ち込みパターン
の違いによる結線の違いを示す斜視図とそれに対応する
回路を示す図、第14図は第10図のパターニングで必ず現
れる回路を示す回路図、第15図は金属層を介したＰ配線
とＮ配線の接続を示す平面図と断面図、第16図は第15図
の接続を使用した時に可能となる回路を示す回路図、第
17図は第15図の接続を使った時の結線例斜視図とそれに
対応する回路を示す図、第18図は抵抗変化を目的とした
パターンの平面図と断面図、第19図は第18図のパターン
にイオンを打ち込む状態を示す平面図と回路図、第20図
は同一平面上にＰ層とＮ層を形成するプロセスを示すLS
Iの断面図、第21図は打ち込み層のパターニング方法の
一例を示すLSIの平面図、第22図は集束イオンビーム打
ち込みと局所レーザアニールを実現する手段の幾つかの
例に挙げた装置の構成を示す正面部分断面図、第23図は
本発明に係る不純物導電体回路を有する半導体装置の一
実施例を示す具体的断面図、第24図は本発明の作用を説
明するための図である。１……Ｐ型導電体、２……Ｎ型導電体、３……真性領域４……集束イオンビーム、５……Ｐ型打ち込み領域６……Ｎ型打ち込み領域、７……保護膜、８……絶縁膜９……真性広領域、10……真性狭領域、11……接続配線
（金属導電体）、12……スルーホール、13……PNPトラ
ンジスタ、14……NPNトランジスタ、15……ダイオー
ド、16……接続、17……LSIチップ、18……CVD配線、19
……窓、20、42、43……半導体回路（素子）、21……打
ち込み窓、22……抵抗、23……インプラ用マスク 24……Ｐ型イオンビーム、25……Ｎ型イオンビーム、28
……LSI、36……磁場フィルタ、37……CVDガスボンベ、
38……CVDチャンバ、39……GaAs基板、40……Si打ち込
み領域、41……Si導電体、44、45、46……配線、49……
故障ダイオード、50……半導体装置（LSIチップ）51…
…基板、52……配線層、53……ダイオード、54……切断
部、55……接続配線、60……不純物導電体回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤文和神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者高橋貴彦東京都青梅市今井2326番地株式会社日立製作所デバイス開発センター内 (72)発明者岡本恵美子東京都青梅市今井2326番地株式会社日立製作所デバイス開発センター内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体素子を形成した基板上に配線膜層と
絶縁膜層とを積層して形成した半導体装置において、上
記配線層の上に形成した絶縁膜層の上に、不純物半導体
配線間に真性半導体領域を配置した素子を複数形成した
ことを特徴とする不純物導電体回路を有する半導体装
置。
【請求項２】上記複数形成した不純物半導体配線間に真
性半導体領域を配置した素子の内の一部の素子は上記真
性半導体領域が導電体化されており、該導電体化された
素子が上記配線層と電気的に接続されていることを特徴
とする請求項１記載の不純物導電体回路を有する半導体
装置。
【請求項３】上記真性半導体領域が導電体化されている
素子は、上記絶縁膜上に形成された局所配線により上記
配線層と接続されていることを特徴とする請求項２記載
の不純物導電体回路を有する半導体装置。
【請求項４】上記不純物半導体配線間に真性半導体領域
を配置した素子を、上記半導体装置の周辺部に配置した
ことを特徴とする請求項１記載の不純物導電体回路を有
する半導体装置。
【請求項５】半導体素子を形成した基板上に配線膜層と
絶縁膜層とを積層して形成した半導体装置において、上
記配線層の上に積層して形成した絶縁膜層上に、不純物
半導体膜層を形成したことを特徴とする不純物導電体回
路を有する半導体装置。
【請求項６】上記不純物半導体層は、真性半導体領域で
分離されたパターン形状を有し、該パターンが上記半導
体装置の周辺部に複数配置されていることを特徴とする
請求項５記載の不純物導電体回路を有する半導体装置。
【請求項７】上記半導体装置の周辺部に複数配置された
上記真性半導体領域で分離されたパターンの内少なくと
も一部のパターンが、上記配線層と電気的に接続されて
いることを特徴とする請求項６記載の不純物導電体回路
を有する半導体装置。
【請求項８】半導体素子を形成した基板上に配線パター
ンと該配線パターンを覆う絶縁膜とを形成した半導体装
置において、上記絶縁膜の上に上記配線パターンと電気
的に接続する機能素子を設けたことを特徴とする不純物
導電体回路を有する半導体装置。
【請求項９】上記機能素子は、上記絶縁膜上に形成され
た局所配線により、上記絶縁膜の一部を除去して露出さ
せた上記配線パターンと接続されていることを特徴とす
る請求項８記載の不純物導電体回路を有する半導体装
置。
【請求項１０】上記機能素子を、上記半導体装置の周辺
部に配置したことを特徴とする請求項８記載の不純物導
電体回路を有する半導体装置。
【請求項１１】半導体素子を形成した基板上に配線パタ
ーンと該配線パターンを覆う絶縁膜とを形成し、該絶縁
膜の上に不純物半導体配線間に真性半導体領域を配置し
た素子を複数形成し、半導体装置としてほぼ完成した後
に、上記複数形成した不純物半導体配線間に真性半導体
領域を配置した素子のうちの少なくとも一部の素子に対
して、上記真性半導体領域を導電化させ、該真性半導体
領域を導電化させた素子を上記配線パターンと電気的に
接続することを特徴とする不純物導電体回路を有する半
導体装置の製造方法。
【請求項１２】上記真性半導体領域を導電化させること
を、該真性半導体領域にイオンを打ち込み、アニールす
ることにより行うことを特徴とする請求項11記載の不純
物導電体回路を有する半導体装置の製造方法。
【請求項１３】上記真性半導体領域を導電化させること
を、該真性半導体領域に集束させたイオンビームを照射
することによりイオンを打ち込み、該イオンを打ち込ん
だ箇所にレーザビームを照射してアニールすることによ
り行うこと特徴とする請求項11記載の不純物導電体回路
を有する半導体装置の製造方法。
【請求項１４】半導体素子を形成した基板上に配線パタ
ーンと該配線パターンを覆う絶縁膜とを形成し、該絶縁
膜の上に不純物半導体層を形成し、半導体装置としてほ
ぼ完成した後に、上記配線パターンの一部を露出させ、
該露出させた配線パターンと上記不純物半導体層とを接
続する配線膜を上記絶縁膜上に局所的に形成することを
特徴とする不純物導電体回路を有する半導体装置の製造
方法。
【請求項１５】上記半導体装置としてほぼ完成した後
に、上記配線パターン間を接続する配線膜も上記絶縁膜
上に局所的に形成することを特徴とする請求項14記載の
不純物導電体回路を有する半導体装置の製造方法。
【請求項１６】上記不純物半導体層と上記配線パターン
とを接続する配線膜と上記配線パターン間を接続する配
線膜とを、成膜ガスを導入した雰囲気中で集束させたイ
オンビームを照射することにより局所的に形成すること
を特徴とする請求項15記載の不純物導電体回路を有する
半導体装置の製造方法。