KR19990088432A - 집적회로,집적회로의제조시스템및제조방법 - Google Patents

집적회로,집적회로의제조시스템및제조방법 Download PDF

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KR19990088432A
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Abstract

본 발명은 집적 회로(IC)를 제조하는 방법 및 이 방법으로 제조된 IC에 관한 제조 시스템에 관한 것이다. 한 실시예에서, 시스템은, (1) 원시 레티클의 라이브러리로서, 최소한 두개의 상기 원시 레티클은 상기 IC에 포함될 회로 모듈에 대응하는 패턴들을 포함하는 원시 레티클의 라이브러리; (2) 상기 회로 모듈들을 전기적으로 결합하기 위한 상호접속 도체에 대응하는 패턴들을 포함하는 상호접속 레티클; 및 (3) 상기 최소한 두개의 상기 원시 레티클 및 상기 상호접속 레티클을 사용하여 상기 회로 모듈 및 상기 상호 접속 도체의 리소그래피를 생성하는 리소그래픽 장치를 구비한다.

Description

집적 회로, 집적 회로의 제조 시스템 및 제조 방법{system and method manufacturing semicustom integrated circuits using reticle primitives and interconnect reticles}
발명의 분야
본 발명은 반도체 제조에 관한 것이며, 보다 구체적으로, 원시 레티클(reticle primitive)의 라이브러리로부터 선택된 것을 활용함으로써 반주문형 집적 회로(IC)를 제조하는 시스템 및 방법에 관한 것이다.
발명의 배경
집적 회로는 일반적으로 수백만개의 개별적인 전자 장치를 포함하며, 이 전자 장치의 각각은 수 마이크로미터의 크기를 가지며, 그들간에 상호 접속을 갖는다. 결과적으로, '물리적' 툴은 반도체 기판상에 장치 및 상호접속을 나타내는 복잡한 패턴을 제조하기에 적합하지 않다.대신에, 마이크로 전자 공학적 패턴화는 전형적으로 광, x 레이 또는 전자 빔등의 방사선에 의해 실행된다. 반도체 기판상에 패턴을 형성하기 위해 광학적 영상 및 감광막을 사용하는 프로세스는 '포토리소그래피'로 공지되어 있다.
포토리소그래피에서, 포토레지스터막이 기판에 먼저 적용된다. 그후, 방사선은 그후 투명 플레이트, 또는 '마스크'를 통해 투사되며, 이 마스크상에는 불투명 재료로 된 소정 패턴이 생성된다. 결과적인 영상은 포토레지스트 코팅된 기판상에 집속되며, 마스크 플레이트상의 영상에 대응하는 기판상의 밝은 영역 및 어두운 영역을 발생한다. 생산 및 에칭 프로세스에 이어, 레지스트 및 기판의 일부가 제거되며, 마스크상의 대응하는 패턴이 기판 막내에 에칭된다.
마이크로 전자공학의 초창기에, 마스터 영상(패턴)은 육안으로 본 원래의 물체로부터 포토그래픽적으로 축소된 것이다. 소정의 패턴은 색상이 있는 플라스틱 시트로 손으로 오려지고 영상은 룸 사이즈의 축소된 카메라를 사용하여 소정의 크기로 축소된다. 이 방법은 패턴 발생기에 의해 대체되어 왔으며, 이 장치는 소자의 컴퓨터 발생된 명세서를 수신하고 이를 개별적인 화상 프레임으로 분해한다. 패턴 발생기는 그후 마스크 플레이트를 스캔하며, 예를 들어, 고강도 전자 빔을 사용하여 마스크 플레이트상에 패턴을 '기록'하며, 패턴에서 각각의 장치 또는 상호접속부를 노출시킨다.
반도체 장치는 전형적으로 50개 정도의 개별적인 실리콘 층, 폴리실리콘, 실리콘 이산화물, 금속, 및 실리사이드로 구성된다. 각각의 층에 대한 패턴은 레티클이라 불리는 마스크상에 포함된다. 레티클은 일반적으로 생산되는 패턴의 실제 크기의 1 내지 10 배이다. 집적 회로(IC)의 모든 층들에 대응하는 레티클의 그룹은 장치 시리즈로 불린다.
반도체 웨이퍼상의 복잡한 패턴의 포인트 투 포인트 생성을 요구하는 패턴 발생 프로세스는 일반적으로 속도가 느리다. 반도체 기판상에 프린트될 다수의 장치의 영상들중 한개만이 패턴 발생된다. 단일 장치 패턴, 또는 레티클은 그후 반도체 기판을 커버하는 장치 어레이 및 상호접속부를 형성한다. 레티클은 몇몇 패턴 어레이로 구성될수도 있고 1회 노출에서 전체 반도체 웨이퍼(또는 또다른 마스크)에 전달될수 있는 패턴들을 포함하는 마스크와 구별된다.
레티클의 생산은 속도가 느린 프로세스일뿐만아니라, 고비용의 프로세스이다. 단일의 레티클의 비용과 장치 시리즈내의 레티클의 개수의 곱은 단일의 새로운 IC를 셩성하는 비용을 설명한 것이다. 레티클의 비용은 새로운, 또는 주문형의 반도체 장치의 설계 및 개발에서의 전체 비용의 상당한 부분을 차지한다. 반도체 장치의 설계 및 개발동안, 테스트시에 예측하지 못한 결과 또는 설계 명세서에서의 변경으로 인해, 설계상의 변경이 종종 있어 왔다. 설계상의 변경은 변경된 설계를 구현하기위해 새로운 레티클을 필요로 할 것이다. 이것은 반도체 장치의 개발 비용을 증가시킬뿐만아니라, 반도체 장치의 검증 및 생산 단계를 지연시킬 것이다.
따라서, 당업자들에게 필요한 것은 상기 설명된 한계점을 극복하는 IC를 제조하는 개선된 방법이다.
도 1은 예시적인 반도체 패턴 준비 프로세스의 블록도.
도 2는 예시적인 레티클 어셈블리의 횡단면도.
도 3은 마이크로보트 프로세스의 실시예의 '하이 레벨' 개략도.
도 4는 본 발명의 원리를 이용한 마이크로보딩 방법의 실시예를 도시한 도면.
도 5a는 결합 패드 프레임을 갖는 반도체 웨이퍼의 예시적인 단면도의 실시예를 도시한 도면.
도 5b는 제 1 회로 모듈을 갖는 반도체 웨이퍼를 도시한 도면.
도 5c는 제 1 및 제 2 회로 모듈들을 갖는 반도체 웨이퍼를 도시한 도면.
도 5d는 본 발명의 원리를 사용하여 구성된 IC의 실시예를 도시한 도면.
도 6은 본 발명의 원리를 사용하여 IC 제조 프로세스의 실시예의 흐름도를 도시한 도면.
도 7a는 반도체 웨이퍼의 예시적인 분리 층의 횡단면도.
도 7b는 도 7a의 반도체의 예시적인 게이트 층의 횡단면도.
도 7c는 다수의 접촉 개구를 갖는 도 7a의 반도체의 횡단면도.
도 7d는 제 1 상호접속 층을 포함하는 도 7a의 반도체의 횡단면도.
*도면의 주요부분에 대한 상세한 설명*
510 : 반도체 웨이퍼 515 : 결합 패드 프레임
530 : 비아(via) 패드 720 : 패드 이산화물
발명의 개요
종래 기술의 상술된 결함을 극복하기 위해, 본 발명은 IC를 제조하는 방법 및 시스템, 이러한 방법에 의해 제조된 IC를 제공한다. 한 실시예에서, 시스템은, (1) 원시 레티클의 라이브러리로서, 최소한 두개의 상기 원시 레티클은 상기 IC에 포함될 회로 모듈에 대응하는 패턴들을 포함하는 원시 레티클의 라이브러리; (2) 상기 회로 모듈들을 전기적으로 결합하기 위한 상호접속 도체에 대응하는 패턴들을 포함하는 상호접속 레티클; 및 (3) 상기 최소한 두개의 상기 원시 레티클 및 상기 상호접속 레티클을 사용하여 상기 회로 모듈 및 상기 상호 접속 도체의 리소그래피를 생성하는 리소그래픽 장치를 구비한다.
본 발명은 자주 사용된 회로 모듈에 대응하는 미리 존재하는 레티클의 라이브러리를 구축하고, 한 단계에서 일부 회로 모듈들을 리소그래핑함으로써 반주문형의 IC를 발생하며, 각각의 단계에서 회로 모듈들간에 상호접속부를 리소그래핑하는 넓은 개념을 도입한다. 본 발명의 목적에 대해, '원시 레티클(reticle primitive)'은 회로 모듈의 형성에서 프로세스 레벨들에 대해 사용된 레티클 세트로서 정의된다. '회로 모듈'은 더욱 큰 회로를 구축하기 위해 조립 블록으로서 활용될 수 있는 회로로서 정의된다. 예를 들어, 원거리 통신에 적합한 반주문형 IC는 디지탈 아날로그(D/A) 및 아날로그 디지탈(A/D) 변환기 회로, 필터, 프로세서 및 관련된 메모리 뱅크로서 회로 모듈등을 활용할 수도 있다. 각각의 이들 회로 모듈에 대응하는 원시 레티클은 개별의 단계들에서 리소그래핑 및 상호접속된다(단계들은 둘중 어느 한 순서로 실행됨).
본 발명의 한 실시예에서, 최소한 두개의 원시 레티클은 회로 모듈에 대한 결합 패드에 대응하는 패턴들이 없다. IC상의 회로 모듈은 IC 그 자체상의 트레이스들에 의해 상호접속될수도 있기때문에, 종래의 결합 패드들은 불필요하게 된다. 대신에, 훨씬 더 작은 상호접속 점들이 원시 레티클에 제공된다.
본 발명의 한 실시예에서, 최소한 두개의 원시 레티클은 회로 모듈에 대한 보호된 드라이브 트랜지스터들에 대응하는 패턴들이 없다. 마찬가지로, 단일의 IC에서 상호 근접한 회로 모듈때문에, 전형적인 보호된 드라이브 트랜지스터들은 더 이상 필요가 없다. 일부 경우에, 직접적인 상호접속부들은 임의의 부가적인 드라이브 트랜지스터들없이 제조될수도 있다.
본 발명의 한 실시예에서, 회로 모듈들은 스태틱 랜덤 액세스 메모리(SRAM) 모듈들, 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 모듈들, 필드 프로그래머블 게이트 어레이(FPGA) 모듈, 프로그래머블 로직 어레이(PLA) 모듈, 디지탈 아날로그(D/A) 변환기 모듈, 아날로그 디지탈(A/D) 변환기 모듈, 디지탈 신호 처리기(DSP) 모듈, 마이크로프로세서 모듈, 마이크로컨트롤러 모듈, 선형 증폭기 모듈, 및 필터 모듈로 구성된 그룹으로부터 선택된다. 당업자들은 다수의 회로들이 공지된 회로 모듈로 구성될수 있음을 인식할 것이다. 본 발명은 모든 전형적인, 나중에 발견된 회로 모듈들까지 확장한다.
본 발명의 한 실시예에서, 리소그래픽 장치는 최소한 두개의 원시 레티클을 다수회 노출되게 한다. 이와같이, 원시 레티클은 웨이퍼상에 다수의 IC를 제조하기 위해 소정의 웨이퍼상에 다른 위치에 돌출될 수도 있다.
본 발명의 한 실시예에서, 상기 리소그래픽 장치는 상기 회로 모듈들을 포함하는 리소그래피을 생성하기 위해 상기 최소한 두개의 상기 원시 레티클을 사용하며, 계속하여 상기 상호접속 도체들을 상기 리소그래프에 부가하기 위해 상기 상호접속 레티클을 사용한다. 물론, 이들 동작들은 동시에 또는 역순으로 실행될 수 있다.
본 발명의 한 실시예에서, 리소그래픽 장치는 최소한 두개의 원시 레티클 및 상호접속 레티클이 순차적으로 변경되게 허용하는 레티클 교환기를 구비한다. 이것은 사람의 개입없이 자동적으로 원시 레티클의 대체를 실행하게 한다. 물론, 본 발명은 자동적인 대체에 한정된 것은 아니다.
본 발명의 보다 광범위한, 양호한, 대안의 특징들이 앞서 설명되어, 당업자들은 이후 설명될 상세한 설명을 보다 잘 이해할수도 있다. 본 발명의 부가적인 특징은 본 발명의 종속 청구항들에서 후술될 것이다. 당업자들은 개시된 내용 및 특정 실시예를 본 발명의 동일한 목적을 실행하기 위해 다른 구성들을 설계 또는 수정하기 위한 근거로서 용이하게 사용할 수 있음을 인식해야 한다. 당업자들은 또한 이러한 동일한 구성이 본 발명의 범위 및 정신으로부터 벗어나지 않음을 인식해야 한다.
상세한 설명
도 1을 언급하면, 예시적인 반도체 패턴 준비 프로세스(100)을 블록도로 도시한 것이다. 프로세스(100)은 기계어로 변환될 회로 패턴의 컴퓨터 발생된 명세서(description)(110), 즉, 디자인 테이프 또는 그래픽 컴퓨터 보조 설계(CAD) 데이터 등을 포함한다. 명세서(110)는 레이저 패턴 발생기 또는 e-빔 패턴 발생기 등의 노출 "기록" 시스템 또는 패턴 발생기(120)에 제공되며, 이 발생기는 플레이트(130)를 스캔하며, 패턴내의 각각의 요소를 노출시키기 위해 지향성 광 빔 또는 전자 빔을 사용하여 플레이트상에 패턴을 기록한다. 일반적으로, 패턴 발생기(120)내의 어퍼쳐는 전체 패턴을 생성하는데 사용된 여러 크기의 장방형으로 변화된다.
복잡한 패턴의 포인트-투-포인트 생성을 요구하는 패턴 발생 프로세스은 일반적으로 속도가 느리다. 일반적으로, 반도체 기판상에 프린트될 다수 장치 이미지들중의 하나만이 패턴 발생된다. 단일의 장치 패턴, 또는 레티클은 그후 반도체 기판을 커버하는 장치 어레이를 형성하기 위해 반복적으로 복사된다. 레티클이 몇몇 어레이 패턴으로 구성되고 하나의 노출에서 전체 반도체 웨이퍼(또는 또다른 마스크)에 전달될 수 있는 패턴들을 포함하는 마스크로부터 구별됨이 주지되어야 한다.
도 2에 있어서, 레티클(200) 어셈블리의 예를 횡단면도로 도시한 것이다. 레티클 어셈블리(200)는 기판(210)을 포함하며, 전형적으로 광학적으로 깨끗한 수정 재료로 구성되며, 이 수정 재료상에 크롬 등의 금속 패턴(일반적으로 (220)으로 지정됨)은 전술된 프로세스들을 통해 형성된다. 기판(210) 및 패턴은 레티클을 형성하도록 결합된다. 플라스틱등의 재료로 구성된 외피(230)는 일반적으로 레티클의 표면을 깨끗하게 유지하기 위해 레티클의 표면으로부터 단거리로 떨어져 장착된다. 레티클상의 임의의 미시적 먼지를 확실히 방지하는 외피(230)는 반도체 웨이퍼상의 결함을 생성하지 않고 노출동안 포커스 밖에 있을 것이다.
본 발명은 반도체 장치의 설계에서 변화, 즉, 테스팅동안 설계 명세서 또는 기대되지 않은 결과에서의 변화를 인식하고, 종종 새로운 장치의 비용 및 지연 생산을 충분히 증가시키며, 새로운 레티클을 필요로 한다. 본 발명은 흔히 사용된 회로 모듈에 대응하는 미리 존재하는 레티클의 라이브러리를 조립하는 내용을 소개하며 한 단계에서 회로 모듈의 리소그래핑 및 몇몇 단계("마이크로보딩")에서 회로 모듈들간의 상호접속을 리소그래핑에 의해 반 특별주문의 IC를 생산한다. 기본 "조립 블록"을 형성하기 위한 입증된 회로 모듈들의 기존의 레티클들의 사용은 생산 사이클을 단축시키기 위한 것이며, 새로운 레티클의 비용을 들이지 않는다.
본 발명을 설명하기에 앞서, 본 발명의 개괄적인 방법이 제시될 것이다. 마이크로보드 프로세스(300)의 실시예의 "하이 레벨" 관점은 도 3에 설명된다. 마이크로보드 프로세스(300)는 레벨 1(분리 층) 내지 레벨 n(형성을 통해)과 레벨 n+1(금속화)로 시작하며, 포함된 다른 프로세스 시퀀스를 하이라이트로 표시한다.
도 4에 있어, 마이크로보딩 방법(400)의 실시예의 블록도를 본 발명의 원리를 이용하여 설명한 것이다. 설명된 실시예에서, 랜덤 액세스 메모리(SRAM) 등의 레티클 표준 기능 회로 모듈들을 원시 레티클을 포함하는 라이브레리(410)이 리소그래픽 장치(430)에 결합되어 있다. 당업자들은 라이브러리(410)가 유리한 실시예에서, 표준의 전기적 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 모듈, 필드 프로그래머블 게이트 어레이(FPGA) 모듈, 프로그래머블 로직 어레이(PLA) 모듈, 디지탈 아날로그(D/A) 변환 모듈, 아날로그 디지탈(A/D) 변환 모듈, 디지탈 신호 처리기(DSP) 모듈, 마이크로스로세서 모듈, 마이크로컨트롤러 모듈, 선형 증폭기 모듈 및 필터 모듈등의 원시 레티클을 포함할 수도 있다. 상호 접속 레티클(420)은 리소그래픽 장비(430)에 결합된다.
유리한 실시예에서, 크기 및 용량등, 즉, 2킬로바이트, 4킬로바이트, 8비트 또는 16비트등을 변화시킨 표준 기능 모듈의 레티클 라이브러리가 표준 결합 패드 및 보호된 드라이브 저항등에 대응하는 패턴이 자유로운 레이아웃으로 설계되며, 이로써 웨이퍼 면적을 절약한다. 대신에, 표준 기능 모듈에는 모듈들을 상호접속히는 더욱 효과적인 방법을 제공하는 최근의 인트라칩 드라이브 용량으로 더욱 작은 바이어스(예로, 10㎛ 정도)로 제공된다.
또다른 실시예에서, 결합패드/드라이브 트랜지스터 프레임들, 또는 블라인드-선택가능한, 패드 및 그리드 특성의 스택가능한 수평/수직 "스틱"등을 갖는 표준의 레티클 세트가 리소그래픽 장치(430)에서 전형적인 고속 변화기로 사용되어 "실시간"에서 주문형 IC(440)를 형성할수도 있다.
표준 방식 모듈들간의 상호접속들이 백 엔드 프로세스로서 실행되므로, 거의 소수의 새로운 레티클(상호접속 레티클)이 요구된다. 더욱이, 전기적으로 액티브인 장치 층들을 형성하는, 백 엔드 처리, 프론트 엔드 처리에 대해서만 요구되는 새로운 레티클이 레티클에 대해 요구된 특별화된 글래스에 대해 대기하지 않은채 백 엔드로 계속된 엔트 처리를 즉시 개시할 것이다. 이것은 최소 비용으로 설계 변경을 허용하는, 상호접속 스테이지까지 지연될 최종 설계에 상관없이 결과를 허용한다.
표준 기능 모듈을 사용은 관련된 제조상의 어려움 및 비용으로 새로운 회로 모듈의 상호접속 레벨에 대한 설계 룰, 특히, "스티칭(stiching)" 및 웨이퍼 크기의 집적도에 관련된 룰을 피한다. 또한, 기능 모듈들의 레티클에 대한 고가 및 요구형 설계 룰은 이미 공지되어 있다. 남은 것은, 비용 및 낮은 결함율을 갖는 상대적인 "코스" 어드레스 구조 상호접속 레벨이다.
새로운 회로 모듈에 대응하는 원시 레티클은 전체 레티클 라이브러리를 변경하지 않은채 기능 모듈 라이브러리에 대해 추가될수 있다. 이것은 설계 및 생산 면에서 유동성, 신속한 개발 사이클 및 낮은 위험율을 제공한다. 회로 설계자는 미세조정 또는 사이클을 대기하거나 전체 새로운 레티클 세트의 비용에 손해를 입지 않은채 회로의 설계 또는 기능력을 변경하여 완료할 수 있다. 표준 모듈 또는 상호접속은 최소 비용으로 대체되거나 변경될 수 있다.
도 5a, 5b, 5c, 5d에 있어서, 본 발명의 원리를 이용한 예시적인 IC의 구성을 여러 스테이지로 설명한 것이다. 특히, 도 5a는 결합패드 프레임(515)를 갖는 반도체 웨이퍼(510)의 예시적인 단면도를 도시한 것이다. 결합패드 프레임(515)내에는 다수의 결합 패드(일반적으로 (520)으로 지정됨)가 있다. 유리한 실시예에서, 결합 패드 프레임(515)은 드라이브 트랜지스터(도시않됨)를 포함한다. 또다른 실시예에서, 결합 패드 프레임(515)는 블라인드-선택가능한, 패드 및 그리드 특성의 스택가능한 수평/수직 스틱을 포함한다.
도 5b에 있어서, 제 1 회로 모듈(525)을 갖는 반도체 웨이퍼(510)이 도시되어 있다. 실시예에서, 웨이퍼(510)는 결합 패드 프레임(515)내에 포함된 다수의 비아(via) 패드(일반적으로 (530)으로 지정됨)를 통해 제 1 회로 모듈(525)을 포함한다. 비아 패드(530)는 IC(도시안됨)내의 다른 회로 모듈들 또는 다른 전기 장치로부터 전기적 접속을 제공하는 결합 패드(520)에 전기적 접속을 제공하며, 결합 패드는 IC에 전원등의 다른 전기 장치로부터 전기적 접속을 위해 제공된다.
도 5c에 있어서, 제 1 및 제 2 회로 모듈(525,535)을 갖는 반도체 웨이퍼(510)가 도시되어 있다. 웨이퍼(510)는 다수의 비아 패드(530,540)을 통해 제 1 및 제 2 회로 모듈(525,535)을 포함한다. 제 1 및 제 2 회로 모듈(525,535)는 다른 "프로세스"로 제도될수도 있음을 주지해야 한다. 예를 들어, 제 1 회로 모듈(525)은 전하 결합 장치(CCD)일수도 있고, 제 2 회로 모듈(535)은 플래시 소거가능한 프로그래머블 판독 전용 메모리(EPROM)일수 도 있다. 당업자들은 본 발명이 임의의 특정 프로세스 기술에 한정된 것이 아님을 용이하게 인식할 것이다.
도 5d에 있어서, 본 발명의 원리를 사용하여 구성된 IC의 실시예가 도시되어 있다. IC는 다수의 도전적 트레이스(일반적으로 (550)으로 지정됨)로 상호 전기적으로 결합된 제 1 및 제 2 회로 모듈(525,535)을 포함한다. 도전적 트레이스(550)는 패드(530,540)를 통해 제 1 및 제 2 회로 모듈들간에 접속된다. 패드(530,540)를 통해 제 1 및 제 2 회로 모듈들은 다른 전기 장치에 전기적 접속점을 갖는 IC를 제공하는 결합 패드(520)(도전적 트레이스(550))에 결합되어 도시된다.
도 5a,5b,5c,5d에 있어서, 본 발명의 원리를 사용하는 IC의 구성 설명이 도 6에 관련하여 상세하게 설명될 것이다.
도 6에 있어서, 도 5a,5b,5c,5d에 있어서, 본 발명에 의해 개시된 원리를 이용하여 IC 제조상의 프로세스(600)의 실시예의 흐름도를 도시한 것이다. IC 제조 프로세스(600)는 단계 610에서 시작한다.
단계 620에서, 결합 패드 프레임(515)의 리소그래피는 전형적인 프로세스를 사용하여 반도체 웨이퍼상에 형성된다. 결합 패드 프레임(515)의 리소그래피는 결합 패드(520) 및/또는 드라이브 트랜지스터(도시안됨)에 대응하는 패턴을 포함하는 레티클로 형성된다. 유리한 실시예에서, 결합 패드 프레임(515)의 레티클은 결합 패드 및/또는 드라이브 트랜지스터들을 갖는 표준이거나 고정된 패키지 크기의 그리드 어레이이다. IC를 이루는 모든 표준 회로 모듈 레티클은 원시 레티클의 라이브러리로부터 선택된다. 상기 설명된 대로, 라이브러리에 상주하는 레티클은 잘 설정되고 증명된 제조 및 생산 역사를 갖는 표준 회로의 레티클이다.
선택된 레티클을 사용하여, 제 1 및 제 2 회로 모듈(525,535)의 리소그래피는 한 번에 한 리소그래피로 스텝퍼등의 전형적인 리소그래픽 장치를 사용하여 반도체 웨이퍼(510)상에서 전형적인 처리를 사용하여, 포토레지스트 재료(미리 증착됨)상에 형성된다(단계 630). 다른 실시예에서, 다수의 레티클들은 한번에 노출될 수도 있거나 다수의 노출에 영향을 받을수 있다. 본 발명은 레티클의 노출을 입자 수 또는 시퀀스에 한정하는 것이 아니다. 제 1 및 제 2 회로 모듈(525,535)의 회로 패턴이 웨이퍼(510)상에 형성된후, 종래의 에칭 프로세스들은 제 1 및 제 2 회로 모듈(525,535)을 형성하도록 사용된다.
본 발명의 양상을 더욱 상세하게 설명하기 위해, 도 7a,7b,7c,7d에 관련하여 다음을 고려하자. 도 7a는 반도체 웨이퍼(700)의 예시적인 분리층의 횡단면도를 도시한 것이다. 반도체 웨이퍼(700)(반도체 웨이퍼(510)에 유사함)는 기판(710) 및 패드 산화물(720)을 포함하고, 전형적으로 기판(710)상에서 열적으로 성장된 실리콘 산화물(SiO2)로 구성된다. 실리콘 질화물의 질화물층(730)은 산화 마스크를 제공하기 위해, 화학 증기 증착(CVD)등의 전형적인 프로세스를 이용하여 패드 산화물(720)에 대해 증착된다. 기판(710)상의 액티브 영역은 포토리소그래피 프로세스로 정의된다. 질화물층(730) 및 패드 산화물(720)은 전형적으로 드라이-에칭등의 전형적인 프로세스를 이용하여 다시 제거된다. 패드 산화물(720) 및 질화물의 제거에 이어, 붕소(p+) 또는 비소(n+)의 주입은 필드 산화 영역하의 채널 멈춤 도핑층을 생성하기 위해 기판의 필드 영역내에 위치된다. 필드 산화물은 그후 습식 산화에 의해 열적으로 성장되며, 그 영역에서 마스크 질화물은 존재하지 않는다. 필드 산화물 영역의 형성후에, 마스크 층(패드 산화물(720) 및 질화물 층(730))이 제거된다.
도 7b에서, 반도체(700)의 예시적인 게이트 층(개별적으로 참조되지 않음)의 횡단면도가 도시되어 있다. 액티브 장치 층으로서 공지된 게이트 층은 제 1 및 제 2 게이트(740,745)간에 전기적 분리를 제공하는 다수의 필드 산화물 영역(일반적으로 (735)로 지정됨)을 포함한다. 도시된 실시예에서, 제 1 및 제 2 게이트(740,745)는 제 1 및 제 2 회로 모듈(525,535)에 유사한 다른 회로 모듈, 또는 장치, 즉, SRAM 및 DSP 회로 모듈의 게이트에 대응한다. 제 1 및 제 2 게이트들(740,745)는 각각 제 1 및 제 2 게이트 산화물(750,755)상에 전형적인 프로세스를 이용하여 형성된다. 제 1 및 제 2 게이트(740,745)를 패터닝하는데 있어서, 기존의 증명된 설계의 레티클이 활용된다. 예를 들어, 제 1 게이트(740)는 SRAM 장치의 게이트 층 레티클을 사용하여 패턴화되는 반면에, 제 2 게이트(745)는 DSP 레티클 세트의 게이트 층 레티클을 사용하여 패턴화된다.
도 7c에 있어서, 다수의 접촉 개구(일반적으로 (755)로 지정됨)를 갖는 반도체(700)의 횡단면도를 예시적으로 도시한 것이다. 게이트 층의 형성에 이어, 피착된 산화물일수도 있는 제 1 유전층(760)이 게이트 층상에 형성된다. 접촉 개구(755) 또는 윈도우, 패턴은 상기 언급된 SRAM 및 DSP 레티클 세트의 각각의 접촉 개구 층을 이용하여, 제 1 유전층(760)상에 피착되는 포토레지스트(도시안됨)상에 형성된다. 포토레지스트는 그후 전형적인 프로세스를 사용하여 생산 및 제거된다. 그후, 접촉 개구(755)는 반응성 이온 에칭 등에 의해, 전형적인 방식으로 제 1 유전층(760)을 통해 형성된다.
도 7d에 있어서, 제 1 상호접속층(755)을 포함하는 반도체(700)의 예시적인 횡단면도를 도시한 것이다. 접촉 개구(755)의 형성에 이어, 알루미늄 등의 상호접속 금속(765)은 접촉 개구(755)내에 피착되어 제 1 및 제 2 게이트(740,745) 전기 접속을 반도체(700)의 다른 부분에 제공한다. 제 2 유전층(775)은 제 1 유전층(760) 및 접촉 개구(755)상에 피착된다. 접촉 개구(755)와 유사한 방식으로, 다수의 바이어스(일반적으로 (770)으로 지정됨)는 SRAM 및 DSP 레티클 세트의 각각의 제 1 상호접속층 레티클을 사용하여 제 2 유전층(775)내에 패턴화 및 형성된다. 프로세스는 SRAM 및 DSP 회로 모듈의 모든 층들이 형성될때까지 반복된다.
도 6에 있어서, 본 발명은 설명의 편이를 위해 반도체 장치의 소수 층의 형성의 내용으로 설명됨을 주지해야 한다. SRAM 등의 반도체 장치를 인식하는 당업자들은 예로, 20개의 레티클 장치 세트를 필요로 할 수도 있다. 제 1 및 제 2 회로 모듈(525,535)가 각각의 레티클 세트내의 다른 수의 레티클을 가질수도 있음을 주지해야 한다. 더욱이, 다른 층들에서, 레티클의 단지 하나의 리소그래피만이 제 1 및 제 2 회로 모듈(525,535)의 제조 프로세스 또는 장치에 따라 형성될 수도 있다. 예를 들어, 제 1 회로 모듈(525)은 20개의 레티클 세트를 요구할수도 있는 반면에, 제 2 회로 모듈은 35개의 레티클 세트를 필요로 할수도 있다. 단계 620 및 630은 전형적으로 회로의 층들이 완료되기전까지 반복된다. 제 1 및 제 2 회로 모듈(525,535)의 형성에 이어, 프로세스(600)는 단계 640으로 진행한다.
단계 640에서, 유전층은 테트라에틸 오소실리게이트(TEOS)의 저압 화학 증착법 등의 전형적인 프로세스를 이용하여 제 1 및 제 2 회로 모듈(525,535)상에 형성된다. 전형적인 패터닝 및 에칭 프로세스를 이용하여 우전층에서 바이어스가 형성되어 패드(530,540)를 통해 제 1 및 제 2 회로 모듈의 각각, 및 결합 패드 프레임의 결합 패드(520)에 전기적 도전 경로를 제공한다. 상호접속 레티클은 그후 다시 전형적인 프로세스를 이용하여, 유전층상에 피착된 포토레지스트 재료상에 노출된다. 포토레지스트의 형성에 이어, 레지스트 재료는 전형적인 에칭 프로세스를 사용하여 제거되어, 웨이퍼(510)상에 상호접속 패턴을 형성한다. 알루미늄 등의 도전 재료는 물리적 증착법(PVD) 등의 전형적인 프로세스를 이용하여 웨이퍼상에 피착되어, 도전 트레이스(550)를 형성할 수도 있다. 다수의 상호접속 레벨들은 반도체 장치에서 요구되고, 따라서, 단계 640는 모든 상호접속 레벨이 형성될때까지 반복될 수도 있다. 유리한 실시예서, 상호접속 레티클들이 요구되지 않음이 주지되어야 한다. 도전 트레이스(550)에 대응하는 상호접속은 제 1 및 제 2 회로 모듈(525,535)의 레티클 패턴의 일부일수도 있다. 또다른 실시예에서, 리소그래픽 장치는 제 1 및 제 2 모듈(525,535) 및 도전 트레이스(550)의 레티클들을 수동 조작없이 순차적으로 교환되도록 허용하는 레티클 교환기를 포함한다. 도전 트레이스(550)의 형성에 이어, 프로세스(600)는 단계 650에서 종료한다.
본 발명은 설계와 제조간에 상당히 고속의 사이클 시간을 제공한다. 소정의 기본 기능력을 구현하기 위한 웨이퍼 처리는 레티클 설계, 레이아웃, 유리 발생 및 검증을 대기하지 않은채 시작할 수도 있다. 더욱이, 단지 몇몇 백 엔드 프로세스 레티클만이, 즉, 17-29개의 레티클만이 가장 최신의 설계에 대해 발생되도록 요구된다. 복잡한, 고가의 가장 중요한(설계면에서) 기능 회로 모듈은 이미 생산에 있어 권한이 있음이 입증되었다. 새로운 레티클은 기능 검증을 위해 생산되도록 요구될수도 있으며, 주문형 레티클(원한다면)의 전체 세트들은 성능이 검증될 때 나중에 발생될 수도 있다. 또한, 표준의 설계 변경이 전체의 새로운 레티클 세트의 비용에 손해를 입지 않은채 평가후에 달성될수 있다. 단지 상호접속 레티클만이 개정될 필요가 있다. 증명된 설계에 있어 특징화되고, 권한이 있으며, 표준 기능의 라이브러리는 회로 설계자에게 사용가능한 것일 것이다.
상기 설명으로부터, 본 발명은 IC 제조 방법 및 이 제조 방법으로 제조된 IC에 대한 시스템을 제공하는 것이 분명해져야 한다. 시스템은 (1) 원시 레티클의 라이브러리, IC에 포함된 회로 모듈에 대응하는 패턴을 포함하는 최소한 두개의 원시 레티클, (2) 회로 모듈을 전기적으로 결합하는 상호접속 도체에 대응하는 패턴을 포함하는 상호접속 레티클, (3) 회로 모듈 및 상호접속 도체의 리소그래피를 생성하기 위해 최소한 두개의 원시 레티클과 상호접속 레티클을 사용하는 리소그래픽 장치를 포함한다.
본 발명이 상세하게 설명되었을지라도, 당업자들은 여러 변경, 대체, 변형이 본 발명의 정신 및 범주를 벗어나지 않고도 가능함을 인식해야 한다.

Claims (31)

  1. 집적 회로(IC)를 제조하는 시스템에 있어서,
    원시 레티클의 라이브러리로서, 최소한 두개의 상기 원시 레티클은 상기 IC에 포함될 회로 모듈에 대응하는 패턴들을 포함하는 원시 레티클의 라이브러리;
    상기 회로 모듈들을 전기적으로 결합하기 위한 상호접속 도체에 대응하는 패턴들을 포함하는 상호접속 레티클; 및
    상기 최소한 두개의 상기 원시 레티클 및 상기 상호접속 레티클을 사용하여 상기 회로 모듈 및 상기 상호 접속 도체의 리소그래피를 생성하는 리소그래픽 장치를 구비하는 집적 회로 제조 시스템.
  2. 제 1항에 있어서, 결합 패드 프레임에 대응하는 패턴들을 포함하는 최소한 한개의 레티클을 더 구비하는 집적 회로 제조 시스템.
  3. 제 1항에 있어서, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈에 대한 결합 패드에 대응하는 패턴들이 없는 집적 회로 제조 시스템.
  4. 제 1항에 있어서, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈에 대한 보호된 드라이브 트랜지스터들에 대응하는 패턴들이 없는 집적 회로 제조 시스템.
  5. 제 1항에 있어서, 상기 회로 모듈들은
    스태틱 랜덤 액세스 메모리(SRAM) 모듈들, 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 모듈들, 필드 프로그래머블 게이트 어레이(FPGA) 모듈, 프로그래머블 로직 어레이(PLA) 모듈, 디지탈 아날로그(D/A) 변환기 모듈, 아날로그 디지탈(A/D) 변환기 모듈, 디지탈 신호 처리기(DSP) 모듈, 마이크로프로세서 모듈, 마이크로컨트롤러 모듈, 선형 증폭기 모듈, 및 필터 모듈로 구성된 그룹으로부터 선택되는 집적 회로 제조 시스템.
  6. 제 1항에 있어서, 상기 리소그래픽 장치는 상기 최소한 두개의 상기 원시 레티클을 다수회 노출되게 하는 집적 회로 제조 시스템.
  7. 제 1항에 있어서, 상기 리소그래픽 장치는 상기 회로 모듈들을 포함하는 리소그래피을 생성하기 위해 상기 최소한 두개의 상기 원시 레티클을 사용하며, 계속하여 상기 상호접속 도체들을 상기 리소그래프에 부가하기 위해 상기 상호접속 레티클을 사용하는 집적 회로 제조 시스템.
  8. 제 1항에 있어서, 상기 리소그래피 장치는 레티클 교환기를 구비하며, 상기 레티클 교환기는 상기 최소한 두개의 상기 원시 레티클 및 상기 상호접속 레티클이 순차적으로 교환되도록 허용하는 집적 회로 제조 시스템.
  9. 집적 회로(IC)를 제조하는 방법에 있어서,
    원시 레티클의 라이브러리로부터 상기 IC에 포함될 회로 모듈들에 대응하는 패턴들을 포함하는 최소한 두개의 상기 원시 레티클을 선택하는 단계;
    1회째에 상기 최소한 두개의 상기 원시 레티클을 활용하여, 상기 회로 모듈들의 리소그래프를 생성하는 활용 단계; 및
    2회째에 상기 회로 모듈들을 전기적으로 결합하기 위해 상호접속 도체들에 대응하는 패턴들을 포함하는 상호접속 레티클을 활용하여, 상기 회로 모듈들이 상기 IC를 협력하여 형성하도록 허용하기 위해 상기 상호접속 도체들의 리소그래프를 생성하는 활용 단계를 포함하는 집적 회로 제조 방법.
  10. 제 9항에 있어서, 결합 패드 프레임에 대응하는 패턴들을 포함하는 최소한 한개의 레티클을 사용하는 단계를 더 포함하는 집적 회로 제조 방법.
  11. 제 9항에 있어서, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈에 대한 결합 패드에 대응하는 패턴들이 없는 집적 회로 제조 방법.
  12. 제 9항에 있어서, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈에 대한 보호된 드라이브 트랜지스터들에 대응하는 집적 회로 제조 방법.
  13. 제 9항에 있어서, 상기 회로 모듈들은
    스태틱 랜덤 액세스 메모리(SRAM) 모듈들, 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 모듈들, 필드 프로그래머블 게이트 어레이(FPGA) 모듈, 프로그래머블 로직 어레이(PLA) 모듈, 디지탈 아날로그(D/A) 변환기 모듈, 아날로그 디지탈(A/D) 변환기 모듈, 디지탈 신호 처리기(DSP) 모듈, 마이크로프로세서 모듈, 마이크로컨트롤러 모듈, 선형 증폭기 모듈, 및 필터 모듈로 구성된 그룹으로부터 선택되는 집적 회로 제조 방법.
  14. 제 9항에 있어서, 소정의 웨이퍼상에 다수의 상기 IC를 형성하도록 상기 활용 단계들을 반복하는 단계를 더 포함하는 집적 회로 제조 방법.
  15. 제 9항에 있어서, 상기 제 1 레티클을 활용하는 상기 단계는 상기 제 2 레티클을 활용하는 상기 단계이전에 실행되는 집적 회로 제조 방법.
  16. 제 9항에 있어서, 상기 리소그래픽 장치는 레티클 교환기를 구비하며, 상기 제 1 및 제 2 레티클을 자동적으로 교환하는 단계를 더 포함하는 집적 회로 제조 방법.
  17. 집적 회로(IC)에 있어서,
    원시 레티클의 라이브러리로부터 상기 IC내에 포함될 회로 모듈들에 대응하는 패턴들을 포함하는 상기 최소한 두개의 상기 원시 레티클을 선택하는 단계; 1회째에 상기 최소한 두개의 상기 원시 레티클을 활용하여, 상기 회로 모듈들의 리소그래프를 생성하는 활용 단계; 및 2회째에 상기 회로 모듈들을 전기적으로 결합하기 위해 상호접속 도체들에 대응하는 패턴들을 포함하는 상호접속 레티클을 활용하여, 상기 회로 모듈들이 상기 IC를 협력하여 형성하도록 허용하기 위해 상기 상호접속 도체들의 리소그래프를 생성하는 활용 단계를 포함하는 프로세스에 의해 제조된 집적 회로.
  18. 제 17항에 있어서, 결합 패드 프레임에 대응하는 패턴들을 포함하는 최소한 한개의 레티클을 활용하는 단계를 더 포함하는 집적 회로.
  19. 제 17항에 있어서, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈들에 대한 결합 패드들에 대응하는 패턴들이 없는 집적 회로.
  20. 제 17항에 있어서, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈에 대한 보호된 드라이브 트랜지스터들에 대응하는 패턴들이 없는 집적 회로.
  21. 제 17항에 있어서, 상기 회로 모듈들은
    스태틱 랜덤 액세스 메모리(SRAM) 모듈들, 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 모듈들, 필드 프로그래머블 게이트 어레이(FPGA) 모듈, 프로그래머블 로직 어레이(PLA) 모듈, 디지탈 아날로그(D/A) 변환기 모듈, 아날로그 디지탈(A/D) 변환기 모듈, 디지탈 신호 처리기(DSP) 모듈, 마이크로프로세서 모듈, 마이크로컨트롤러 모듈, 선형 증폭기 모듈, 및 필터 모듈로 구성된 그룹으로부터 선택되는 집적 회로.
  22. 제 17항에 있어서, 소정의 웨이퍼상에 다수의 상기 IC를 생성하도록 상기 활용 단계들을 반복하는 단계를 더 포함하는 집적 회로.
  23. 제 17항에 있어서, 상기 최소한 두개의 상기 원시 레티클을 활용하는 상기 단계는 상기 최소한 두개의 상기 원시 레티클을 순차적으로 활용하는 단계를 구비하는 집적 회로.
  24. 제 17항에 있어서, 상기 리소그래픽 장치는 레티클 교환기를 구비하며, 상기 방법은 상기 제 1 및 제 2 레티클들을 자동적으로 교환하는 단계를 더 포함하는 집적 회로.
  25. 집적 회로(IC)에 있어서,
    (a) 결합 패드 프레임에 대응하는 패턴들을 포함하는 최소한 한개의 레티클을 활용하여 웨이퍼상에 상기 결합 패드 프레임의 리소그래프를 생성하는 단계; (b) 원시 레티클 라이브러리로부터 상기 IC에 포함될 회로 모듈들에 대응하는 패턴들을 포함하는 상기 최소한 두개의 상기 원시 레티클을 선택하며, 상기 최소한 두개의 상기 원시 레티클은 상기 회로 모듈들에 대한 결합 패드 및 보호된 드라이브 트랜지스터들에 대응하는 패턴들이 없는 단계; (c) 1회째에 상기 최소한 두개의 상기 원시 레티클을 활용하여, 상기 웨이퍼상에 상기 회로 모듈들의 리소그래프를 생성하는 단계; (d) 2회째에 상기 회로 모듈들에 전기적으로 결합하기 위해 상호접속 도체들에 대응하는 패턴들을 포함하는 상호접속 레티클을 활용하여, 상기 회로 모듈들이 상기 IC를 협력하여 형성하도록 허용하기 위해 상기 웨이퍼상에 상기 상호접속 도체들의 리소그래프를 생성하는 활용 단계; (e) 상기 웨이퍼상에 다수의 상기 IC를 생성하기 위해 상기 단계 (c) 및 (d)를 반복하는 단계를 포함한 프로세스에 의해 제조되는 집적 회로.
  26. 제 25항에 있어서, 상기 단계 (c)에서 상기 원시 레티클은 상기 회로 모듈의 게이트 층 패턴들을 포함하는 집적 회로.
  27. 제 25항에 있어서, 상기 단계 (c)에서 상기 원시 레티클은 상기 회로 모듈의 접촉 개구 층 패턴들을 포함하는 집적 회로.
  28. 제 25항에 있어서, 상기 단계 (c)에서 상기 원시 레티클은 상기 회로 모듈의 제 1 상호접속 층 패턴들을 포함하는 집적 회로.
  29. 제 25항에 있어서, 상기 회로 모듈들은
    스태틱 랜덤 액세스 메모리(SRAM) 모듈들, 전기적으로 소거가능한 프로그래머블 판독 전용 메모리(EEPROM) 모듈들, 필드 프로그래머블 게이트 어레이(FPGA) 모듈, 프로그래머블 로직 어레이(PLA) 모듈, 디지탈 아날로그(D/A) 변환기 모듈, 아날로그 디지탈(A/D) 변환기 모듈, 디지탈 신호 처리기(DSP) 모듈, 마이크로프로세서 모듈, 마이크로컨트롤러 모듈, 선형 증폭기 모듈, 및 필터 모듈로 구성된 그룹으로부터 선택되는 집적 회로.
  30. 제 25항에 있어서, 상기 최소한 두개의 상기 원시 레티클을 활용하는 상기 단계는 상기 최소한 두개의 상기 원시 레티클을 순차적으로 활용하는 단계를 구비하는 집적 회로.
  31. 상기 제 25항에 있어서, 상기 리소그래픽 장치는 레티클 교환기를 구비하며, 상기 방법은 상기 제 1 및 제 2 레티클들을 자동적으로 교환하는 단계를 더 포함하는 집적 회로.
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