JPH053306A - Ｌｓｉの設計方法および設計システム - Google Patents

Abstract

(57)【要約】 【構成】 チップの所定エリアに専用回路を予め配置し
ておくようにしたゲートアレイにおいて、予め用意する
マクロセルを適当な部位で２以上の構成要素に分割する
手段と、分割された要素を適当な位置に配置し、初期の
機能を実現するように再構成する手段とを計算機に持た
せるようにした。 【効果】 マクロセルを配置していくときに専用回路と
重なった場合には、セルを分割することで障害物として
の専用回路を回避することができるため、チップ上に空
きスペースを生じさせることなく効率良くマクロセルを
配置し、比較的短い配線長で所望の論理を構成すること
が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理ＬＳＩの設計方法
さらには計算機もしくはコンピュータによる自動設計シ
ステムに適用して特に有効な技術に関し、例えばバイポ
ーラ・ゲートアレイにおけるマクロセルのレイアウト方
式に利用して有効な技術に関する。

【０００２】

【従来の技術】ゲートアレイのような論理ＬＳＩの設計
においてはフリップフロップやラッチ回路、レジスタ、
加算器等頻繁に使用される回路であって同一性もしくは
規則性のあるものについては、予め設計された回路（配
線パターン）をマクロセルとして登録しておいて、チッ
プ上の必要な箇所に配置していくという手法がとられて
いる。このような手法により、コンピュータによる論理
ＬＳＩの自動レイアウト設計が容易となる。

【０００３】さらに、最近では、マスタチップ上に基本
セルを全面的に敷き詰めたチャネルレス・ゲートアレイ
が提案されており、従来の固定配線領域（チャネル）を
有するゲートアレイよりもセルのレイアウト、配線の設
計の自由度が高くなり、自動設計がやり易くなっている
（培風館、１９８９年４月２５日発行、「ＣＭＯＳ超Ｌ
ＳＩの設計」第２６８頁〜第２７４頁参照）。

【０００４】

【発明が解決しようとする課題】従来、チャネルレス・
ゲートアレイはＣＭＯＳＬＳＩにおいてのみ実用化され
ており、バイポーラ・ゲートアレイでは実用化されてい
なかった。その理由はバイポーラＬＳＩはＣＭＯＳ Ｌ
ＳＩに比べて消費電力が大きいため、敷き詰め方式のバ
イポーラ・ゲートアレイにあっては単位面積当りの発熱
量が多くなるためである。しかしながら、近年バイポー
ラＬＳＩにおいてもプロセスの微細加工技術によりトラ
ンジスタの微小化が進み、消費電力がだんだん少なくな
ってきている。従って、バイポーラＬＳＩでも敷き詰め
方式のチャネルレス・ゲートアレイが実現可能となって
きた。

【０００５】そこで、本発明者らはＥＣＬゲートを基本
セルとする敷き詰め方式のバイポーラＬＳＩにおける自
動レイアウト方式について検討を行った。その結果、Ｅ
ＣＬゲートを基本セルとするゲートアレイにあっては、
カレントスイッチの参照側基準電圧Ｖввや定電流用ト
ランジスタのベース電圧Ｖｃｓ等の定電圧を発生する電
源回路が数多く必要で、電源回路は予めマスタチップの
全面に分散させて配置しておくと便利であり、また、電
源回路の構成素子は他の論理ゲートの構成素子と特性の
異なる素子を用いた方がＬＳＩ全体の性能が向上するの
で、図６のように予めチップＣＰの所定の位置に専用回
路として設計された電源回路列ＶＧを配置しておくのが
望ましい。しかるに、このように電源回路を固定配置し
たゲートアレイのマスタチップ上に前述したマクロセル
を自動配置していくと、従来のマクロセルは形状が決ま
っていたため、セルを並べていったときに、あるセルの
一部が電源回路領域に重なるとそこへの配置不能となる
ため、チップ上に無駄な空きスペースが生じたり、必要
以上に配線長が長くなる等の不具合があることが明らか
になった。

【０００６】本発明の目的は、チップの所定エリアに専
用回路を予め配置しておくようにしたゲートアレイにお
いて、無駄な空きスペースを生じさせることなく、また
最短配線長でマクロセルを配置していくことが可能なレ
イアウト設計方式を提供することにある。この発明の前
記ならびにそのほかの目的と新規な特徴については、本
明細書の記述および添附図面から明らかになるであろ
う。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、マクロセルを配置しようとする
チップ上の任意の位置に障害物が存在する場合に、その
障害物を回避するようにマクロセルを分割した後、再構
成しながら配置することを特徴とするようにしたもので
ある。また予め用意するマクロセルを適当な部位で２以
上の構成要素に分割する手段と、分割された要素を適当
な位置に配置し、初期の機能を実現するように再構成す
る手段とを計算機に持たせるようにするものである。

【０００８】上記マクロセルの分割手段には、各マクロ
セルごとに複数の切り口すなわち切断可能な箇所を覚え
させておくか、あるいはテーブルの形でメモリに格納し
ておいて必要な場合にテーブルを参照して分割位置を決
定できるようなアルゴリズムを与えておく。上記セルの
再構成手段には、分割された要素同士を最短の配線で接
続できるように要素の姿勢および各要素間を接続する配
線を決定するアルゴリズムを与えておく。

【０００９】

【作用】上記した手段よれば、マスタチップ上に予め専
用回路が固定的に配置されているゲートアレイにおい
て、マクロセルを配置していくときに専用回路と重なっ
た場合には、セルを分割することで障害物としての専用
回路を回避することができるため、チップ上に空きスペ
ースを生じさせることなく効率良くマクロセルを配置
し、比較的短い配線長で所望の論理を構成することが可
能となる。

【００１０】

【実施例】図１には本発明をＥＣＬゲートアレイに適用
した場合の一実施例の概念図が示されている。この実施
例のゲートアレイは、チップＣＰ上に予め参照電圧Ｖв
вや定電圧Ｖｃｓを発生する電源回路列ＶＧが専用回路
として固定配置されている。このチップＣＰ上に、ラッ
チ回路やフリップフロップ、レジスタ、メモリ等のマク
ロセルＭＣをＡ，Ｂ，Ｃ，‥‥のように配置していった
とき、例えばマクロセルＣが電源回路列ＶＧに一部重な
ってしまったとする。すると、セル分割手段がマクロセ
ルＣを図１のように適当な箇所でセル要素Ｃ１，Ｃ２に
２分割する。それから、セル再構成手段が分割されたセ
ル要素Ｃ１，Ｃ２を電源回路ＶＧの両側に対向配置さ
せ、各要素間を接続する配線を決定する。これによっ
て、空きスペースを生じさせることなくマクロセルをレ
イアウトすることが可能となる。

【００１１】なお、マクロセルの分割方法としては、例
えば、図２に示すようにＥＣＬゲートＧ₁〜Ｇ₄で構成さ
れたマクロセルがあった場合、符号ａ−ａ’あるいはｂ
−ｂ’のように各ゲートの間で分割する方法がある。た
だし、分割の仕方はそれに限定されるものでなく、例え
ばＥＣＬゲートの入力段（カレントスイッチ）と出力段
（エミッタフォロワ）との間で分割することも可能であ
る。あるいは、上記とは逆に、マクロセル内に切断不能
な箇所があればそれを分割手段が知ることができるよう
にしてもよい。図３には、本発明の第２の実施例が示さ
れている。この実施例のゲートアレイは、マスタチップ
ＣＰ上に専用回路としての電源回路ＶＧが等間隔で分散
配置されている。

【００１２】このようなゲートアレイのチップ上に、例
えば四角形のマクロセルＭＣを図３にＳ１，Ｓ２で示す
ような位置に配置しようとしたとき、マクロセルが電源
回路ＶＧと重なったなら、各マクロセルを例えば図４お
よび図５の左側に符号ｄやｅで示すような線に沿って分
割し、これを図４および図５の右側に示すような形状に
再構成する。これによって、障害物としての専用回路が
チップ上にあってもマクロセルを所望の位置に配置する
ことができるようになる。なお、マスタチップの所定の
位置に予めレイアウトされる専用回路としては、上記実
施例で例示した電源回路のみでなく、例えばクロックア
ンプもしくはクロックデバイダや診断用回路、入出力回
路等であってもよい。

【００１３】以上説明したように上記実施例は、チップ
の所定エリアに専用回路を予め配置しておくようにした
ゲートアレイにおいて、予め用意するマクロセルを適当
な部位で２以上の構成要素に分割する手段と、分割され
た要素を適当な位置に配置し、初期の機能を実現するよ
うに再構成する手段とを計算機に持たせるようにしたの
で、マクロセルを配置していくときに専用回路と重なっ
た場合には、セルを分割することで障害物としての専用
回路を回避することができるため、チップ上に空きスペ
ースを生じさせることなく効率良くマクロセルを配置
し、比較的短い配線長で所望の論理を構成することが可
能となるという効果がある。

【００１４】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例ではチップ上に配置された専用回路を障害物とみ
なしこれを回避するようにマクロセルを配置する方法を
例にとって説明したが、障害物は専用回路に限定される
ものでなく、配線領域やパッド領域あるいは既に配置が
決定した他のマクロセルであってもよい。以上の説明で
は主として本発明者によってなされた発明をその背景と
なった利用分野であるバイポーラ・ゲートアレイの設計
方式に適用した場合について説明したがこの発明はそれ
に限定されるものでなく、ＣＭＯＳゲートアレイその他
マスタスライスＬＳＩの設計方式あるいはスタンダード
セル方式のカスタムＬＳＩの設計にも利用することがで
きる。

【００１５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、チップの所定エリアに専用
回路を予め配置しておくようにしたゲートアレイにおい
て、マクロセルを配置していくときに専用回路と重なっ
た場合には、セルを分割することで障害物としての専用
回路を回避することができるため、チップ上に空きスペ
ースを生じさせることなく効率良くマクロセルを配置
し、比較的短い配線長で所望の論理を構成することが可
能となるという効果がある。

【図面の簡単な説明】

【図１】図１は本発明の第１の実施例を示す概念図、

【図２】図２はマクロセルの分割の仕方の一例を示す説
明図、

【図３】図３は本発明の第２の実施例を示す概念図、

【図４】図４はレイアウト前のマクロセルの形状と分割
再構成後のマクロセルの形状の一例を示す説明図、

【図５】図５はレイアウト前のマクロセルの形状と分割
再構成後のマクロセルの形状の他の例を示す説明図、

【図６】図６は専用回路を有するゲートアレイの一例を
示す図である。

【符号の説明】

ＣＰ チップ ＶＧ 電源回路(専用回路) ＭＣ マクロセル

フロントページの続き (72)発明者 池本 康博 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 予め登録されたマクロセルを計算機によ
   ってチップ上の所望の位置に自動配置していくようにさ
   れたＬＳＩの設計システムにおいて、マクロセルを配置
   しようとするチップ上の任意の位置に障害物が存在する
   場合に、その障害物を回避するようにマクロセルを分割
   した後、再構成しながら配置することを特徴とするＬＳ
   Ｉの設計方法。
2. 【請求項２】 予め登録されたマクロセルを計算機によ
   ってチップ上の所望の位置に自動配置していくようにさ
   れたＬＳＩの設計システムにおいて、チップ上に存在す
   る障害物を回避するようにマクロセルを変形する障害回
   避手段を有することを特徴とするＬＳＩの設計システ
   ム。
3. 【請求項３】 上記障害物回避手段は、予め用意するマ
   クロセルを適当な部位で２以上の構成要素に分割する手
   段と、分割された要素を適当な位置に配置し、初期の機
   能を実現するように再構成する手段とにより構成されて
   いることを特徴とする請求項２記載のＬＳＩの設計シス
   テム。
4. 【請求項４】 上記障害物は、対象となるＬＳＩにとっ
   て必須の専用回路であることを特徴とする請求項２また
   は請求項３記載のＬＳＩの設計システム。