JP2011060015A - 設計方法 - Google Patents
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Abstract
【解決手段】設計装置11は、セルのレイアウト設計処理において、半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を算出し、信号アクセス率に従って対応する端子のパターンを変更する。該信号アクセス率算出は、半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段から、半導体装置に応じた目標端子アクセス指数を読み出し、前記セルの初期レイアウトデータを生成し、前記セルに含まれる端子を順次選択して着目端子とし、前記着目端子以外の端子のレイアウトをサイジングし、サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて、行う。
【選択図】図1
Description
図1に示すように、半導体装置のレイアウトデータを生成するための設計装置(コンピュータ)11は一般的なCAD(Computer Aided Design )装置であり、中央処理装置(以下、CPUという)12、メモリ13、記憶装置14、表示装置15、入力装置16、及び、ドライブ装置17により構成され、それらはバス18を介して相互に接続されている。
なお、ファイルに符号を付すとともに、そのファイルに格納されたデータ、作成するファイルに格納するデータに同じ符号を付して説明する。
図2に示すステップ21において、設計装置11は、仕様データ71に基づいてセル設計処理を行い、セルライブラリファイル(セルLIB)72と端子アクセス情報73を生成する。
次に、設計装置11は、設定したチップサイズの領域に、端子アクセス情報73に応じてセルを配置する(ステップ24)。次に、設計装置11は、端子アクセス情報73に基づいて、配置したセルを接続する配線のデータを自動的に生成し(ステップ25)、半導体装置の設計データを含むファイル(以下、単に設計データという)74を生成する。
図3に示すように、設計装置11は、端子アクセス性を考慮したセル設計を行う(ステップ31)。
図1の設計装置11は、図4に示す各ステップの処理を実行し、セルLIB72と端子アクセス情報73を生成する。つまり、図4に示す各ステップは、図3に示すステップ31に含まれる。
次に、設計装置11は、ライブラリ設計を行う(ステップ44)。このステップにおいて、設計装置11は、上記のステップにおいて作成したレイアウトデータ、セルの電気的特性を含むセルLIB72を生成する。さらに、設計装置11は、上記の端子設計において算出した端子アクセス指数を含む端子アクセス情報73を生成する。
図1の設計装置11は、図5に示す各ステップに従って、セルのレイアウト設計及び端子設計を行う。つまり、図5に示すステップは、図3に示すステップ42のサブステップである。
NG端子のパターン変更処理(ステップ60)は、NG端子の形状を変更する処理である。周辺端子のパターン変更処理(ステップ61)は、ステップ58において抽出した端子の変更を行う処理である。
セルサイズ変更処理(ステップ62)において、設計装置11は、設計しているセルの外形サイズを変更する。半導体装置に含まれる複数のセルは、列状に配置され、その配置された状態において、列に沿って形成される電源配線を介して駆動電圧(駆動電流)が供給される。そして、各セルには、電源配線を形成するための電源端子を有し、複数のセルを列状に配置することにより、列に沿って配置された各セルの電源端子を互いに接続して電源配線が形成される。このため、設計基準では、セルの高さ(セル列の幅)の変更が許容されていない場合が多く、セルの幅(セル列に沿った方向の長さ)の変更が許容されている。設計装置11は、設計基準に従って、許容されるセルの幅を、所定値毎に変更する。この変更幅は、例えば、セルを設計する格子(グリッド)の大きさ、配線トラックの幅などに応じて設定されている。本実施形態では、配線トラックの幅を1グリッドといい、設計装置11は、1グリッド毎にセルの外形サイズを変更する。
先ず、セル設計処理を説明する。
図8(a)は、図5のステップ51における初期レイアウト処理にて作成されたセルC1を示す。このセルC1は、4つの端子A1,A2,A3,Xを有している。
R(A1)=(3+1+1+0)/4/1*100=125[%]
となる。
R(A2)=(0+0+1+0)/4/1*100=25[%]
R(A3)=(0+3+1+0)/4/1*100=125[%]
R(X)=(5+2+0+7)/4/1*100=350[%]
となる。
次に、図1の設計装置11は、セルに対して付加情報を設定する。付加情報は、配置禁止領域と仮想セル枠を含む。つまり、設計装置11は、図3に示すステップ32〜34の処理を実行する。
次に、図1の設計装置11は、チップサイズの見積りを実施する。このとき、設計装置11は、セルの面積として、仮想セル枠に囲まれた領域の面積を用いる。そして、設計装置11は、半導体装置に使用予定のセル及びマクロセルの総面積から、次式によりチップサイズを見積る。
チップサイズ=√(使用セルの総面積×(1+ロウ使用率)+マクロ総面積+α)
(αは、チップ内のデッド領域など、セル,マクロ以外で決定される面積)
そして、設計装置11は、見積ったチップサイズで、チップダイサイズを設定する。
(1)設計装置11は、半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を算出し、その信号アクセス率に従って対応する端子のパターンを変更するようにした。その結果、セルの端子について、端子に接続する信号配線を考慮したレイアウトを設計することができるため、チップ内にセルを配置した後に信号配線を生成した後に、セルのレイアウトに工程が戻ることがなくなるため、設計期間(TAT)の短縮を図ることができる。
・上記実施形態では、信号アクセス率が規定値(上記実施形態では100パーセント)以上となるように端子を変更するようにした。これに対し、規定値をチップデザインやチップの回路構成などに応じて適宜変更してもよい。また、アクセス率を算出するときに係数を加味する(乗算、除算等の演算を行う)ようにしてもよい。
(付記1)
設計装置が実行する設計方法であって、
半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を記憶装置に記憶するステップと、
前記信号アクセス率に従って対応する端子のパターンを変更するステップと、
を含むことを特徴とする設計方法。
(付記2)
半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段を有し、
半導体装置に応じた目標端子アクセス指数を前記記憶手段から読み出し、
前記セルの初期レイアウトデータを生成し、
前記セルに含まれる端子を順次選択して着目端子とし、
前記着目端子以外の端子のレイアウトをサイジングし、
サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、
抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて各端子の信号アクセス率を算出する、
ことを特徴とする付記1に記載の設計方法。
(付記3)
前記信号アクセス率と基準値とを比較し、前記信号アクセス率が前記基準値以上の場合にはその信号アクセス率に対応する端子をOK端子と判定し、前記信号アクセス率が前記基準値未満の場合にはその信号アクセス率に対応する端子をNG端子と判定するステップと、
前記判定結果に基づいて、NG端子と判定した端子の信号アクセス率に影響する端子を抽出するステップと、
抽出した端子のレイアウトを、各端子の信号アクセス率に従って変更するステップと、
を含むことを特徴とする付記2に記載の設計方法。
(付記4)
前記抽出した端子のレイアウトを変更するステップは、
セルのサイズを維持して前記端子のレイアウトを変更する第1の変更処理を実行するステップと、
セルのサイズを変更して前記端子のレイアウトを変更する第2の変更処理を実行するステップと、
を含むことを特徴とする付記3に記載の設計方法。
(付記5)
前記第1の変更処理は、
前記NG端子と判定した端子のレイアウトを変更するステップと、
抽出した端子のレイアウトを変更するステップと、を含み、
前記設計装置は、1つの端子のレイアウトを変更する毎に、各端子の信号アクセス率を算出すること
を含むことを特徴とする付記4に記載の設計方法。
(付記6)
前記第2の変更処理は、
前記セルのサイズを拡大するステップと、
前記NG端子と判定した端子の周辺にスペースを確保するように前記抽出した端子のレイアウトを変更するステップと、を含み、
前記設計装置は、1つの端子のレイアウトを変更する毎に、各端子の信号アクセス率を算出すること
を含むことを特徴とする付記4又は5に記載の設計方法。
(付記7)
前記セルの端子に信号配線を接続するアクセス方向と、前記信号アクセストラックの数とに応じて、半導体装置のレイアウトを設計するステップを含むことを特徴とする付記1〜6のうちの何れか一項に記載の設計方法。
(付記8)
前記半導体装置のレイアウトを設計するステップは、
前記端子に前記信号配線を接続するアクセス方向と、前記信号アクセストラックの数とに応じて前記セルの外側に配置禁止領域を設定し、前記セルと前記配置禁止領域を含む仮想セル枠を設定するステップを含むことを特徴とする付記7に記載の設計方法。
(付記9)
前記半導体装置のレイアウトを設計するステップは、さらに、
前記仮想セル枠に基づいて前記セルを配置する半導体装置のチップサイズを見積り、チップのダイサイズを設定するステップを含むことを特徴とする付記8に記載の設計方法。
(付記10)
前記半導体装置のレイアウトを設計するステップは、さらに、
設定されたダイサイズのチップ内に、前記仮想セル枠が重ならないように前記セルを配置するステップを含むことを特徴とする付記9に記載の設計方法。
(付記11)
前記半導体装置のレイアウトを設計するステップは、さらに、
半導体装置の結線情報に従って、前記チップに配置したセルに含まれる端子を接続する信号配線を形成する配線処理を実行するステップを含み、
前記配線処理において、前記チップに配置したセルに含まれる端子の前記信号アクセストラックの数を認識し、その信号アクセストラックの数が少ない端子を含むネットの信号配線を優先的に処理することを特徴とする付記10に記載の設計方法。
14 記憶装置(記憶手段)
A1〜A3,X 端子
C1 セル
CP 仮想セル枠
D1 チップ
K1〜K3,KX 配置禁止領域
Claims (5)
- 設計装置が実行する設計方法であって、
半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を記憶装置に記憶するステップと、
前記信号アクセス率に従って対応する端子のパターンを変更するステップと、
を含むことを特徴とする設計方法。 - 半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段を有し、
半導体装置に応じた目標端子アクセス指数を前記記憶手段から読み出し、
前記セルの初期レイアウトデータを生成し、
前記セルに含まれる端子を順次選択して着目端子とし、
前記着目端子以外の端子のレイアウトをサイジングし、
サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、
抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて各端子の信号アクセス率を算出する、
ことを特徴とする請求項1に記載の設計方法。 - 前記信号アクセス率と基準値とを比較し、前記信号アクセス率が前記基準値以上の場合にはその信号アクセス率に対応する端子をOK端子と判定し、前記信号アクセス率が前記基準値未満の場合にはその信号アクセス率に対応する端子をNG端子と判定するステップと、
前記判定結果に基づいて、NG端子と判定した端子の信号アクセス率に影響する端子を抽出するステップと、
抽出した端子のレイアウトを、各端子の信号アクセス率に従って変更するステップと、
を含むことを特徴とする請求項2に記載の設計方法。 - 前記抽出した端子のレイアウトを変更するステップは、
セルのサイズを維持して前記端子のレイアウトを変更する第1の変更処理を実行するステップと、
セルのサイズを変更して前記端子のレイアウトを変更する第2の変更処理を実行するステップと、
を含むことを特徴とする請求項3に記載の設計方法。 - 前記セルの端子に信号配線を接続するアクセス方向と、前記信号アクセストラックの数とに応じて、半導体装置のレイアウトを設計するステップを含むことを特徴とする請求項1〜4のうちの何れか一項に記載の設計方法。
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