JPH10104314A - ウェハ不良解析装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体ウェハの不良発生分布の傾向が解析で
きるとともに、個々のチップをメモリセルアレイ単位で
解析することができるウェハ不良解析装置を提供するこ
と。 【解決手段】 記憶部２０はウェハ上に形成されたチッ
プの不良情報を格納する。演算部３０は上記不良情報か
ら、上記ウェハ上に形成された上記チップの物理配置で
フェイルビットマップを作成し、表示部４０は演算部３
０で作成されたフェイルビットマップを表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウェハ上に
形成されたチップの不良原因の解析を行うウェハ不良解
析装置に関する。

【０００２】

【従来の技術】従来より、ＲＡＭ（Random Access Memo
ry）等の半導体記憶装置を試験して不良を解析する装置
が案出されている。上記半導体記憶装置は多数のメモリ
セルを有し、各々のメモリセルにはアドレスが割り当て
られている。この半導体記憶装置の試験をする場合に
は、メモリセルのアドレスを指定し、そのアドレスが割
り当てられたメモリセルに試験データを書き込み、この
書き込んだ試験データを再び読み出して、試験データと
比較することによって上記アドレスが割り当てられたメ
モリセルが不良であるか否かを判断する。

【０００３】アドレスを変えながら上記動作を繰り返し
行うことによって半導体記憶装置のフェイルビットマッ
プが作成される。上記半導体記憶装置が１つのチップか
ら構成されている場合には、そのチップのフェイルビッ
トマップが得られることになる。そして、得られたフェ
イルビットマップをディスプレイ等に表示させることに
よって発生した不良の形態が解析される。

【０００４】

【発明が解決しようとする課題】ところで、従来の装置
では、フェイルビットマップは、半導体ウェハ上に形成
された１つのチップに対するものであり、半導体ウェハ
上に形成された全チップに対する不良ビットの分布の表
示を得ることができないため、半導体ウェハ全体の不良
ビット発生分布の傾向を求めるのが困難であるという問
題があった。

【０００５】本発明は、上記事情に鑑みてなされたもの
であり、半導体ウェハに形成されたチップの不良発生分
布の傾向が解析できるとともに、個々のチップをメモリ
セルアレイ単位で解析を行うことができるウェハ不良解
析装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ウェハ上に形成されたチッ
プの不良情報を格納する記憶部と、前記不良情報から、
前記ウェハ上に形成された前記チップの物理配置でフェ
イルビットマップを作成する演算部と、前記フェイルビ
ットマップを表示する表示部と、操作者の操作に応じた
操作情報を出力する入力部を備え、前記演算部は前記入
力部から出力される操作情報に応じて前記フェイルビッ
トマップに表示されたチップを選択し、該チップのフェ
イルビットマップをメモリセルアレイ単位で作成するこ
とを特徴とする。請求項２記載の発明は、請求項１記載
のウェハ不良解析装置において、前記演算部は、前記不
良情報から、データビット毎のパス／フェイルを示すマ
ップを作成することを特徴とする。請求項３記載の発明
は、請求項１記載のウェハ不良解析装置において、前記
演算部は、前記不良情報から、各チップのメモリセルア
レイ単位のパス／フェイルを示すマップを作成すること
を特徴とする。

【０００７】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本発明の一実施形
態によるウェハ不良解析装置の概略構成を示すブロック
図である。図１に示されたように、本実施形態によるウ
ェハ不良解析装置は大別すると、操作者の指示を入力す
るための入力部１０、ウェハ上に形成された各々のチッ
プの不良情報Ｉ等を記憶する記憶部２０、記憶部２０に
記憶された不良情報Ｉに対して入力部１０から入力され
る操作者の指示に応じた演算を行う演算部３０、及び演
算部３０の演算結果を表示する表示部４０からなる。

【０００８】上記入力部１０は例えばマウスであり、操
作者により移動操作が行われることによって、その操作
量に応じた操作信号を演算部３０に出力する。また、こ
の入力部１０はボタン１０ａを備えており、操作者によ
って押下された場合に押下信号を出力する（上記操作信
号及び押下信号は操作情報をなす）。

【０００９】記憶部２０は、図示は省略しているがＩＣ
（Integrated Circuit）試験装置から得られる種々の情
報を格納するために設けられる。上記不良情報Ｉは不良
情報ファイルＦとしてファイル形式で記憶される。この
不良情報ファイルＦは、形成されているチップのＸ軸方
向の最大数、Ｙ軸方向の最大数数等のウェハに関する半
導体ウェハ情報Ｗｉ、半導体ウェハ上に形成されたチッ
プの上記基準座標に対する位置、大きさ、試験結果等の
チップに関するチップ情報Ｃｉ１，Ｃｉ２，…を格納す
る。

【００１０】尚、上記Ｘ軸及びＹ軸はＩＣ試験装置から
種々の情報を得る際に予め設定された直交軸であり、そ
の原点は上記基準座標として設定されている。通常、チ
ップは半導体ウェハ上にマトリクス状に形成されてお
り、上記各軸は半導体ウェハ上にマトリクス状に形成さ
れたチップと平行になるよう設定される。上記チップ情
報Ｃｉ１，Ｃｉ２，…は、第０行第０列に形成されたチ
ップに関する情報、第０行第１列に形成されたチップに
関する情報、……、第１行第０列に形成されたチップに
関する情報、第１行第１列に形成されたチップに関する
情報、……といった具合に格納されている。この場合、
Ｘ軸は列と同方向に設定され、Ｙ軸は行と同方向に設定
される。

【００１１】また、上記チップ内に形成されるメモリセ
ルは各々が独立ではなく、複数を単位としたマトリクス
状に形成されたメモリセルアレイとして構成されてお
り、上記チップ情報Ｃｉ１，Ｃｉ２，…は、各メモリセ
ルアレイのパス／フェイル情報ＤＦ１、データビット毎
のパス／フェイル情報ＤＦ２と、各メモリセルアレイの
位置、大きさ、Ｘ軸方向の最大メモリセルアレイ数、Ｙ
軸方向の最大メモリセルアレイ数等のメモリセルアレイ
情報Ｄ１，Ｄ２，…とからなる。２２はメモリバッファ
であり、不良情報ファイルＦから読み出された各種情報
に基づいて作成されて表示部４０に表示される表示デー
タや、各種レジスタ等を記憶する。

【００１２】演算部３０は記憶部２０に記憶されている
不良情報ファイルＦからウェハ情報Ｗｉ及びチップ情報
Ｃｉ１，Ｃｉ２，…を読み込み、各々の位置情報から各
チップとウェハとの位置関係を演算し、各チップがウェ
ハ上の所定位置配されるような画像データに変換すると
ともに、チップ情報Ｃｉ１，Ｃｉ２，…に含まれる各メ
モリセルアレイのパス／フェイル情報ＤＦ１、データビ
ット毎のパス／フェイル情報ＤＦ２、又はメモリセルア
レイ情報Ｄ１，Ｄ２，…から、不良があるメモリセルに
対して色分け表示を行い表示データを作成する。

【００１３】また、演算部３０は、表示部４０にカーソ
ルＣを表示させ、入力部１０から出力される操作信号に
基づいて、このカーソルＣを移動表示させる。また、入
力部１０から押下信号が出力されると、カーソルＣが表
示された位置に表示されているメニューボタン４０ａ〜
４０ｄに割り当てられている機能を実行したり、表示さ
れた複数のチップから１つのチップを選択する機能を有
する。この演算部３０はＣＰＵ（中央処理装置）や各種
制御プログラムを格納したＲＯＭ（Read OnlyMemory）
によって実現される。

【００１４】表示部４０に表示される上記メニューボタ
ン４０ａ〜４０ｄ各々は、ウェハ規模のフェイルビット
マップを表示させるためのメニューボタン４０ａ、特定
チップのメモリセルアレイ単位でのフェイルビットマッ
プを表示させるためのメニューボタン４０ｂ、各ビット
毎のパス／フェイルを表示させるためのメニューボタン
４０ｃ、及びメモリセルアレイのパス／フェイルを表示
させるためのメニューボタン４０ｄである。これらのメ
ニューボタン４０ａ〜４０ｄはウェハ不良解析装置の電
源投入時に演算部３０が表示部４０に表示させる。

【００１５】次に、本発明の一実施形態によるウェハ不
良解析装置の動作について説明する。 （１）ウェハ規模のフェイルビットマップの表示 図２はウェハ規模のフェイルビットマップを表示させる
場合の動作を示すフローチャートである。操作者が入力
部１０を移動操作し、カーソルＣをメニューボタン４０
ａが表示されている位置に移動させる。この状態で操作
者が入力部１０に備えられたボタン１０ａを押下する
と、入力部１０から演算部３０へ押下信号が出力され
る。この押下信号が入力されると演算部３０は記憶部２
０に格納された不良情報ファイルＦを読み出す（ステッ
プＳＡ１）。

【００１６】次に、演算部３０は読み出した不良情報フ
ァイルＦに格納されたウェハ情報Ｗｉ、Ｘ軸方向のチッ
プの最大数、及びＹ軸方向のチップの最大数等の情報を
メモリバッファ２２に格納するとともに、メモリバッフ
ァ２２内にカウント内容を記憶させるレジスタを２つ作
成し、その内容を“０”に初期化する（ステップＳＡ
２）。

【００１７】ステップＳＡ３では上記レジスタの一方
（以下、Ｙレジスタと称する）の内容と、Ｙ軸方向のチ
ップの最大数とが比較され、Ｙレジスタの内容がＹ軸方
向のチップの最大数以上であるか否かが判断される。こ
の判断結果が「ＮＯ」である場合にはステップＳＡ４へ
進む。ステップＳＡ４では、上記レジスタの他方（以
下、Ｘレジスタと称する）の内容と、Ｘ軸方向のチップ
の最大数とが比較され、Ｘレジスタの内容がＸ軸方向の
チップの最大数以上であるか否かが判断される。この判
断結果が「ＮＯ」である場合にはステップＳＡ５へ進
む。

【００１８】ステップＳＡ５では、Ｘレジスタ及びＹレ
ジスタの内容に基づいてチップ情報Ｃｉ１，Ｃｉ２，…
のうちの１つのチップ情報を読み込む。例えば、最初は
Ｘレジスタの内容及びＹレジスタの内容が共に“０”で
あるので、第０行第０列に配されたチップに関するチッ
プ情報を読み込む。次に、このチップ情報及びステップ
ＳＡ１でバッファメモリ２２に格納されたウェハ情報に
基づいて表示データを作成する処理が行われる。この表
示データは、チップの枠からなり、上記チップのチップ
情報に基づいて、そのチップが不良である場合にはその
チップの枠内が例えば赤で塗り潰される。このとき、上
記チップの枠は実際にそのチップがウェハ上に形成され
ている位置に対応した位置に配される。以上の処理が終
了すると、演算部３０はＸレジスタの内容をインクリメ
ントし、ステップＳＡ４へ戻る。

【００１９】一方、ステップＳＡ４の判断結果が「ＹＥ
Ｓ」である場合には、演算部３０はＹレジスタの内容を
インクリメントしてステップＳＡ３へ戻る。つまり、ス
テップＳＡ３からステップＳＡ５までの処理では、ウェ
ハ上に形成された全てのチップに対して、不良であるか
否かの分布を示す表示データが作成される。作成された
表示データはバッファメモリ２２に格納される。

【００２０】ステップＳＡ３における判断結果が「ＹＥ
Ｓ」である場合には、処理がステップＳＡ６へ進み、メ
モリバッファ２２に格納された表示データが演算部３０
によって読み出されて表示部４０へ出力され、図１に示
されたようなウェハ規模のフェイルビットマップが表示
される。

【００２１】このフェイルビットマップは、例えば図３
（ａ），図３（ｂ），図４（ａ），及び図４（ｂ）に示
されたものである。図３及び図４はウェハ規模のフェイ
ルビットマップの例を示す図である。これらの図におい
て、塗り潰されている部分が不良箇所である。図３
（ａ）は各チップ間に共通の不良が生じた場合に表示さ
れるフェイルビットマップの例であり、図３（ｂ）はシ
ョット間の共通不良が生じた場合のフェイルビットマッ
プの例である。また図４（ａ）はウェハの特定領域に不
良が生じた場合のフェイルビットマップの例であり、図
４（ｂ）はウェハの周辺不良が生じた場合のフェイルビ
ットマップである。

【００２２】以上説明したように、図３，図４に示され
たような、ウェハ規模のフェイルビットマップを表示さ
せることによって、ウェハに形成されたチップの不良種
類が一目で識別することができ、不良原因を見つけ出す
ために要する時間を短縮できる。また、不良の種類別に
発生頻度の統計をとることによって、チップ作成時のど
の工程を改善すればよいかが判断できる。

【００２３】（２）特定チップのメモリセルアレイ単位
でのマップの表示 図５は特定チップのメモリセルアレイ単位でのマップの
表示を行う場合の動作を示すフローチャートである。図
１に示されたように、ウェハ規模のフェイルビットマッ
プが表示されている状態で、操作者が入力部１０を移動
操作し、カーソルＣを特定チップの位置に配置させ、ボ
タン１０ａを押下すると、入力部１０から押下信号が出
力される。

【００２４】この押下信号が入力されると、演算部３０
はカーソルＣの表示位置に表示されているチップを例え
ば青色表示させ、そのチップが選択された旨を強調する
（ステップＳＢ１）。次に、操作者が入力部１０を移動
操作し、カーソルＣをメニューボタン４０ｂが表示され
た位置に移動させる。そして、操作者がボタン１０ａを
押下すると、入力部１０から押下信号が出力される（ス
テップＳＢ２）。

【００２５】上記押下信号が入力されると、演算部３０
は不良情報ファイルＦから、ステップＳＢ１で選択され
たチップのチップ情報を読み込み、このチップ情報のＸ
軸方向の最大メモリセルアレイ数及びＹ軸方向の最大メ
モリセルアレイ数をメモリバッファ２２に格納する。ま
た、演算部３０はメモリバッファ２２内にカウント内容
を記憶させるレジスタを２つ作成し、その内容を“０”
に初期化する（ステップＳＢ３）。

【００２６】ステップＳＢ４では上記レジスタの一方
（以下、Ｙレジスタと称する）の内容と、Ｙ軸方向の最
大メモリセルアレイ数とが比較され、Ｙレジスタの内容
がＹ軸方向の最大メモリセルアレイ数以上であるか否か
が判断される。この判断結果が「ＮＯ」である場合には
ステップＳＢ５へ進む。ステップＳＢ５では、上記レジ
スタの他方（以下、Ｘレジスタと称する）の内容と、Ｘ
軸方向の最大メモリセルアレイ数とが比較され、Ｘレジ
スタの内容がＸ軸方向のチップの最大数以上であるか否
かが判断される。この判断結果が「ＮＯ」である場合に
はステップＳＢ６へ進む。

【００２７】ステップＳＢ６では、Ｘレジスタ及びＹレ
ジスタの内容に基づいてステップＳＢ３において読み込
んだチップ情報からメモリセルアレイ情報Ｄ１，Ｄ２，
…を読み込む。最初はＸレジスタの内容及びＹレジスタ
の内容が共に“０”であるので、第０行第０列に配され
たメモリセルアレイに関するメモリセルアレイ情報を読
み込む。次に、このメモリセルアレイ情報に基づいて、
表示データを作成する処理が行われる。この表示データ
は、チップの枠、チップ内のメモリセルの枠からなり、
各メモリセルのメモリセル情報に基づいて、そのメモリ
セルが不良である場合にはそのメモリセルの枠内が例え
ば赤で塗り潰される。このとき、上記メモリセルの枠は
実際にそのメモリセルが実際にチップ内に形成されてい
る位置に対応した位置に配される。以上の処理が終了す
ると、演算部３０はＸレジスタの内容をインクリメント
してステップＳＢ５へ戻る。

【００２８】一方、ステップＳＢ５の判断結果が「ＹＥ
Ｓ」である場合には、演算部３０はＹレジスタの内容を
インクリメントしてステップＳＢ４へ戻る。つまり、ス
テップＳＢ４からステップＳＢ６までの処理では、チッ
プ内の全てのメモリセルに対して、不良であるか否の分
布を示す表示データが作成される。作成された表示デー
タはバッファメモリ２２に格納される。

【００２９】ステップＳＢ４における判断結果が「ＹＥ
Ｓ」である場合には、処理がステップＳＢ７へ進み、メ
モリバッファ２２に格納された表示データが演算部３０
によって読み出されて表示部４０へ出力され、図６に示
されたような特定チップのメモリセルアレイ単位でのマ
ップが表示される。図６中の塗り潰された部分が不良箇
所である。

【００３０】以上説明したように、図３（ａ）に示され
たようなウェハ規模のフェイルビットマップを表示した
場合、ある特定の回路の不良原因と推定されるときに
は、特定のチップを拡大してメモリセルアレイ単位での
マップが表示されるようにしたので、不良ビットが存在
するメモリセルアレイに関係するデコーダやセンスアッ
プ回路等の周辺回路の不良を容易に探し出すことができ
るため、不良解析の効率が向上し、歩止まりの向上に寄
与することができる。

【００３１】（３）データビット毎のパス／フェイルの
表示 図７はデータビット毎のパス／フェイルを表示する場合
の動作を示すフローチャートである。まず、操作者が入
力部１０を移動操作し、カーソルＣをメニューボタン４
０ｃが表示されている位置に移動させる。この状態で操
作者が入力部１０に備えられたボタン１０ａを押下する
と、入力部１０から演算部３０へ押下信号が出力される
（ステップＳＣ１）。

【００３２】この押下信号が入力されると演算部３０は
メモリバッファ２２に格納されたウェハ情報Ｗｉ、即ち
ウェハの位置、ウェハの径、Ｘ軸方向のチップの最大
数、及びＹ軸方向のチップの最大数等の情報を取得する
とともに、メモリバッファ２２内にカウント内容を記憶
させるレジスタを２つ作成し、その内容を“０”に初期
化する（ステップＳＣ２）。尚、上記ウェハ情報Ｗｉは
前述した（１）ウェハ規模のフェイルビットマップを表
示する場合の図２中ステップＳＡ２の処理によってメモ
リバッファ２２に格納されている。

【００３３】ステップＳＣ３では上記レジスタの一方
（以下、Ｙレジスタと称する）の内容と、Ｙ軸方向のチ
ップの最大数とが比較され、Ｙレジスタの内容がＹ軸方
向のチップの最大数以上であるか否かが判断される。こ
の判断結果が「ＮＯ」である場合にはステップＳＣ４へ
進む。ステップＳＣ４では、上記レジスタの他方（以
下、Ｘレジスタと称する）の内容と、Ｘ軸方向のチップ
の最大数とが比較され、Ｘレジスタの内容がＸ軸方向の
チップの最大数以上であるか否かが判断される。この判
断結果が「ＮＯ」である場合にはステップＳＣ５へ進
む。

【００３４】ステップＳＣ５では、Ｘレジスタ及びＹレ
ジスタの内容に基づいてチップ情報Ｃｉ１，Ｃｉ２，…
の内の１つのチップ情報を読み込む。例えば、最初はＸ
レジスタの内容及びＹレジスタの内容が共に“０”であ
るので、第０行第０列に配されたチップに関するチップ
情報を読み込む。次に、このチップ情報及び、ステップ
ＳＣ２でバッファメモリ２２から取得したウェハ情報及
びデータビット毎のパス／フェイル情報ＤＦ２に基づい
て、表示データを作成する。この表示データは、ウェハ
の枠、ウェハに形成された各チップの枠からなり、上記
データビット毎のパス／フェイル情報ＤＦ２に基づい
て、そのデータビットが不良である場合にはそのチップ
の枠内が例えば赤で塗り潰される。以上の処理が終了す
ると、演算部３０はＸレジスタの内容をインクリメント
してステップＳＣ４へ戻る。

【００３５】一方、ステップＳＣ４の判断結果が「ＹＥ
Ｓ」である場合には、演算部３０はＹレジスタの内容を
インクリメントし、ステップＳＣ３へ戻る。つまり、ス
テップＳＣ３からステップＳＣ５までの処理では、ウェ
ハ上に形成された全てのチップに対して、データビット
が不良であるか否かの分布を示す分布の表示データが作
成される。作成された表示データはバッファメモリ２２
に格納される。

【００３６】ステップＳＣ３における判断結果が「ＹＥ
Ｓ」である場合には、処理がステップＳＣ６へ進み、メ
モリバッファ２２に格納された表示データが演算部３０
によって読み出されて表示部４０へ出力され、図８に示
されたようなウェハ規模のデータビット毎のデータビッ
トのパス／フェイルが表示される。図８は図４（ｂ）を
データビット毎のパス／フェイル表示で表したマップで
ある。この図では、４つのデータビットを有するチップ
のデータビットのパス／フェイルを示しており、フェイ
ルの部分は塗り潰された表示になっている。

【００３７】メモリセルアレイの中に幾つかのデータビ
ットが混在した場合や不規則にデータビットが配置され
る場合等の複雑なデータビットの配置を持つチップのマ
ップからは容易にデータビットのパス／フェイルが分か
らない。例えば、図９のように４つのデータビットを有
するチップが８つのメモリセルアレイ上に配置されてい
る場合、図４（ｂ）に示された表示が為された場合には
容易にデータビットのパス／フェイルを認識することが
困難である。さらに複雑な場合などはなおさらである。
上記マップはデータビットのパス／フェイルを表示する
ことでデータビットの配置にかかわらず、ウェハ規模で
不良となったデータビットを容易に知ることができる。

【００３８】（４）メモリセルアレイのパス／フェイル
の表示 図１０はメモリセルアレイのパス／フェイルを表示する
場合の動作を示すフローチャートである。まず、操作者
が入力部１０を移動操作し、カーソルＣをメニューボタ
ン４０ｄが表示されている位置に移動させる。この状態
で操作者が入力部１０に備えられたボタン１０ａを押下
すると、入力部１０から演算部３０へ押下信号が出力さ
れる（ステップＳＤ１）。

【００３９】この押下信号が入力されると演算部３０は
メモリバッファ２２に格納されたウェハ情報Ｗｉ、即ち
ウェハの位置、ウェハの径、Ｘ軸方向のチップの最大
数、及びＹ軸方向のチップの最大数等の情報を取得する
とともに、メモリバッファ２２内にカウント内容を記憶
させるレジスタを２つ作成し、その内容を“０”に初期
化する（ステップＳＤ２）。尚、上記ウェハ情報Ｗｉは
前述した（１）ウェハ規模のフェイルビットマップを表
示する場合の図２中ステップＳＡ２の処理によってメモ
リバッファ２２に格納されている。

【００４０】ステップＳＤ３では上記レジスタの一方
（以下、Ｙレジスタと称する）の内容と、Ｙ軸方向のチ
ップの最大数とが比較され、Ｙレジスタの内容がＹ軸方
向のチップの最大数以上であるか否かが判断される。こ
の判断結果が「ＮＯ」である場合にはステップＳＤ４へ
進む。ステップＳＤ４では、上記レジスタの他方（以
下、Ｘレジスタと称する）の内容と、Ｘ軸方向のチップ
の最大数とが比較され、Ｘレジスタの内容がＸ軸方向の
チップの最大数以上であるか否かが判断される。この判
断結果が「ＮＯ」である場合にはステップＳＤ５へ進
む。

【００４１】ステップＳＤ５では、Ｘレジスタ及びＹレ
ジスタの内容に基づいてチップ情報Ｃｉ１，Ｃｉ２，…
の内の１つのチップ情報を読み込む。例えば、最初はＸ
レジスタの内容及びＹレジスタの内容が共に“０”であ
るので、第０行第０列に配されたチップに関するチップ
情報を読み込む。次に、このチップ情報及びステップＳ
Ｄ２でバッファメモリ２２から取得したウェハ情報及び
メモリセルアレイのパス／フェイル情報ＤＦ１に基づい
て表示データを作成する。この表示データは、ウェハの
枠、ウェハに形成された各チップの枠、及び上記メモリ
セルアレイの枠からなり、上記各メモリセルアレイのパ
ス／フェイル情報ＤＦ１に基づいて、そのチップが不良
である場合にはそのメモリセルアレイの枠内が例えば赤
で塗り潰される。以上の処理が終了すると、演算部３０
はＸレジスタの内容をインクリメントしステップＳＤ４
へ戻る。

【００４２】一方、ステップＳＤ４の判断結果が「ＹＥ
Ｓ」である場合には、演算部３０はＹレジスタの内容を
インクリメントし、ステップＳＤ３へ戻る。つまり、ス
テップＳＤ３からステップＳＤ５までの処理では、ウェ
ハ上に形成された全てのチップに対して、メモリセルア
レイが不良であるか否かの分布を示す表示データが作成
される。作成された表示データはバッファメモリ２２に
格納される。

【００４３】ステップＳＤ３における判断結果が「ＹＥ
Ｓ」である場合には、処理がステップＳＤ６へ進み、メ
モリバッファ２２に格納された表示データが演算部３０
によって読み出されて表示部４０へ出力され、図１１に
示されたようなウェハ規模のメモリセルアレイのパス／
フェイルが表示される。図１１は、図４（ｂ）のフェイ
ルビットマップをメモリセルアレイのパス／フェイルで
表示したマップである。チップ内に形成されたメモリセ
ルアレイのフェイルがある部分は塗り潰された表示がな
される。

【００４４】このように、ウェハ規模でメモリセルアレ
イのパス／フェイルが表示されるので、チップ間のメモ
リセルアレイの共通不良を判別することができる。

【００４５】

【発明の効果】以上説明したように、請求項１記載の発
明によれば、ウェハ上に作成されたチップ全てのフェイ
ルビットマップが表示されるので、ウェハに形成された
チップの不良種類が一目で識別でき、不良原因を見つけ
出すために要する時間を短縮できる。また、特定のチッ
プを拡大してメモリセルアレイ単位でのフェイルビット
マップが表示されるので、不良ビットが存在するメモリ
セルアレイに関係するデコーダやセンスアップ回路等の
周辺回路の不良を容易に探し出すことができるため、不
良解析の効率が向上し、歩止まりの向上に寄与すること
ができる。請求項２記載の発明によれば、データビット
のパス／フェイルがウェハ規模で表示されるので、容易
にデータビットの不良箇所を知ることができる。また、
複雑なデータビットを有するチップであっても容易にデ
ータビットの状態を知ることができる。請求項３記載の
発明によれば、ウェハ規模でメモリセルアレイのパス／
フェイルが表示されるので、チップ間のメモリセルアレ
イの共通不良を判別することができる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるウェハ不良解析装
置の概略構成を示すブロック図である。

【図２】 ウェハ規模のフェイルビットマップを表示さ
せる場合の動作を示すフローチャートである。

【図３】 ウェハ規模のフェイルビットマップの例を示
す図である。

【図４】 ウェハ規模のフェイルビットマップの例を示
す図である。

【図５】 特定チップのメモリセルアレイ単位でのフェ
イルビットマップの表示を行う場合の動作を示すフロー
チャートである。

【図６】 特定チップのメモリセルアレイ単位でのマッ
プの例を示す図である。

【図７】 データビット毎のパス／フェイルを表示する
場合の動作を示すフローチャートである。

【図８】 ウェハ規模でデータビット毎のパス／フェイ
ルを表示したマップである。

【図９】 データビットの配置が複雑であるチップのデ
ータビットの区分を示す図である。

【図１０】 メモリセルアレイのパス／フェイルを表示
する場合の動作を示すフローチャートである。

【図１１】 ウェハ規模でメモリセルアレイのパス／フ
ェイルを表示したマップである。

【符号の説明】

１０ 入力部 ２０ 記憶部 ３０ 演算部 ４０ 表示部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ウェハ上に形成されたチップの不良情報
   を格納する記憶部と、 前記不良情報から、前記ウェハ上に形成された前記チッ
   プの物理配置でフェイルビットマップを作成する演算部
   と、 前記フェイルビットマップを表示する表示部と、 操作者の操作に応じた操作情報を出力する入力部を備
   え、 前記演算部は前記入力部から出力される操作情報に応じ
   て前記フェイルビットマップに表示されたチップを選択
   し、該チップのフェイルビットマップをメモリセルアレ
   イ単位で作成することを特徴とするウェハ不良解析装
   置。
2. 【請求項２】 前記演算部は、前記不良情報から、デー
   タビット毎のパス／フェイルを示すマップを作成するこ
   とを特徴とする請求項１記載のウェハ不良解析装置。
3. 【請求項３】 前記演算部は、前記不良情報から、各チ
   ップのメモリセルアレイ単位のパス／フェイルを示すマ
   ップを作成することを特徴とする請求項１記載のウェハ
   不良解析装置。