CN103779331B - 等离子体引入损伤检测结构及制作方法 - Google Patents

Abstract

本发明提出一种等离子体引入损伤检测结构及制作方法，使用虚拟金属焊接盘连线连接多个虚拟金属焊接盘使之成为新的天线结构用于收集电荷，提高了天线结构的总体面积，从而提高天线比率，使等离子引入损伤发生的几率增加，进而便于快速发现导致所述半导体器件发生等离子体引入损伤的原因。

Description

等离子体引入损伤检测结构及制作方法

技术领域

本发明涉及半导体性能测试领域，尤其涉及一种等离子体引入损伤检测结构及制作方法。

背景技术

在半导体芯片制作过程中，等离子引入损伤（Plasma Induced Damage，PID）对半导体芯片质量及可靠性至关重要。PID可能出现在前段或后段生产的许多制作工艺中，比如：离子注入、干法刻蚀和等离子增强型化学气相沉积（Plasma-Enhanced Chemical Vapor Deposition,PECVD）等制作工艺中，都会采用等离子体进行注入、刻蚀或者沉积，进而芯片中会引入大量的等离子电荷；引入的等离子电荷可能在芯片内部聚集得越来越多，形成等离子电流。PID形成的等离子电流能够击穿芯片上某些半导体器件，使半导体器件的可靠性降低，比如：PID形成的等离子电流能够击穿MOS晶体管的栅氧化层，降低了MOS晶体管的可靠性，甚至使MOS晶体管无法工作。

为了监控半导体芯片制作过程中的PID，通常在制作半导体芯片时制作用以收集电荷的天线（Antenna）。图1为现有的等离子体引入损伤检测结构的示意图，所述等离子体引入损伤检测结构包括半导体器件10和与所述半导体器件相连的金属互连层20。其中，半导体器件10包括形成于半导体衬底11上的栅极结构、形成于所述栅极结构两侧的侧墙13、以及形成于所述侧墙13两侧的半导体衬底中的源/漏极12，所述栅极结构包括形成于所述半导体衬底11上的栅氧化层14以及形成于所述栅氧化层14上的栅极15。

其中，金属互连层20包括与半导体器件10连接的多层金属通孔连线21以及与所述金属通孔连线21相连接的多层金属焊接盘连线24；所述金属互连层20还包括天线22和金属焊接盘23，所述天线22以及所述金属焊接盘23均与所述金属焊接盘连线24电连接。

若芯片发生了PID，需要测量天线22上的电荷量以便寻找出是哪一层等离子体引起的PID。由于PID并不一定百分百的发生，为了能够快速的找到原因就需要做恶化实验：增加天线上电荷量，促使PID发生的几率增加。通常情况下，实验中会用“天线比率”（antenna ratio，AR）来衡量一颗芯片能发生天线效应的几率。天线比率的定义是：构成所谓天线的导体（一般是金属铜）的面积与所相连的栅氧化层面积的比率。其计算公式如下：

$\mathrm{AR}=\frac{\mathrm{Waa}\×\mathrm{Laa}}{W\×L}$

其中，Waa为天线22的宽度，Laa为天线22的长度；W为栅氧化层14的宽度，L为栅氧化层14的长度。

请参考图2，其为所述等离子体引入损伤检测结构的俯视图。所述等离子体引入损伤检测结构还包括虚拟金属焊接盘23’，所述虚拟金属焊接盘23’用作芯片的连接线，用于晶体管或者电迁移、电容的连接，但所述虚拟金属焊接盘23’并不与金属焊接盘23或者金属焊接盘连线24电连接。通常，所述虚拟金属焊接盘23’、金属焊接盘23与天线22均是形成于划片道上，由于晶圆表面的划片道面积有限，因而天线22的面积也受到了限制。从而致使而现有技术中用于在线监测PID的天线比AR最大仅为7E+4，等离子引入损伤发生的几率较低，不利于快速发现导致所述半导体器件发生等离子体引入损伤的原因。

发明内容

本发明目的在于提高天线比率，进而增加PID发生的几率，以便于快速发现导致半导体器件发生等离子体引入损伤的原因。

为了实现上述目的，本发明提出一种等离子体引入损伤检测结构包括：半导体器件、层间介质层和形成于层间介质层中的至少一个金属互连层；其中，所述金属互连层包括金属焊接盘、多个虚拟金属焊接盘以及金属通孔连线，至少部分所述虚拟金属焊接盘通过虚拟金属焊接盘连线与金属焊接盘电连接，所述金属焊接盘通过金属焊接盘连线与金属通孔连线电连接，所述金属通孔连线与所述半导体器件电连接。

进一步的，所述金属互连层还包括一个天线结构，所述天线结构与所述金属通孔连线电连接。

进一步的，所述虚拟金属焊接盘的数量为10~20个。

进一步的，所述半导体器件为MOS晶体管。

进一步的，所述金属互连层的数量为1~10层。

进一步的，所述金属焊接盘、虚拟金属焊接盘、金属通孔连线、虚拟金属焊接盘连线以及金属焊接盘连线的材质均为铜或铝。

本发明还提出了一种等离子体引入损伤检测结构的制作方法，包括：

提供半导体器件；

在所述半导体器件上形成层间介质层；

在所述层间介质层中形成至少一个金属互连层，其中，所述金属互连层包括金属焊接盘、多个虚拟金属焊接盘以及金属通孔连线，至少部分所述虚拟金属焊接盘通过虚拟金属焊接盘连线与金属焊接盘电连接，所述金属焊接盘通过金属焊接盘连线与金属通孔连线电连接，所述金属通孔连线与所述半导体器件电连接。

进一步的，所述金属互连层还包括一个天线结构，所述天线结构与所述金属通孔连线电连接。

进一步的，所述虚拟金属焊接盘的数量为10~20个。

进一步的，所述半导体器件为MOS晶体管。

进一步的，所述金属互连层的数量为1~10层。

进一步的，所述金属焊接盘、虚拟金属焊接盘、金属通孔连线、虚拟金属焊接盘连线以及金属焊接盘连线的材质均为铜或铝。

进一步的，采用化学气相沉积在所述半导体器件上形成层间介质层。

与现有技术相比，本发明的有益效果主要体现于：通过虚拟金属焊接盘使多个虚拟金属焊接盘与金属焊接盘电连接，所述多个虚拟金属焊接盘与金属焊接盘共同作为新的天线结构用于收集电荷，提高了天线结构的总体面积，从而提高天线比率，使等离子引入损伤发生的几率增加，进而便于快速发现导致所述半导体器件发生等离子体引入损伤的原因。

附图说明

图1为现有技术中等离子体引入损伤检测结构的结构示意图；

图2为现有技术中等离子体引入损伤检测结构的俯视图；

图3为本发明实施例一中等离子体引入损伤检测结构的结构示意图；

图4为本发明实施例一中等离子体引入损伤检测结构的俯视图；

图5为本发明实施例二中等离子体引入损伤检测结构的结构示意图；

图6为本发明实施例二中等离子体引入损伤检测结构的俯视图。

具体实施方式

为了便于理解，下面结合具体实施例来对本发明进行详细的描述。

实施例一

本实施例的核心思想是通过虚拟金属焊接盘使多个虚拟金属焊接盘与金属焊接盘电连接，所述多个虚拟金属焊接盘与金属焊接盘共同作为新的天线结构用于收集电荷，提高了天线结构的总体面积，从而提高天线比率，使等离子引入损伤发生的几率增加，进而便于快速发现导致所述半导体器件发生等离子体引入损伤的原因。

请参考图3及图4，在本实施例中，提出一种等离子体引入损伤检测结构，包括：半导体器件100、层间介质层（图未示）以及形成于层间介质层中的至少一个金属互连层200。其中，所述金属互连层200包括金属焊接盘230、虚拟金属焊接盘231以及金属通孔连线210，所述虚拟金属焊接盘231通过虚拟金属焊接盘连线241与金属焊接盘230电连接，所述金属焊接盘230通过金属焊接盘连线240与金属通孔连线210电连接，所述金属通孔连线210与所述半导体器件100电连接。

在本实施例中，所述金属互连层200还包括一个天线结构220，所述天线结构220与所述金属通孔连线210电连接。

在本实施例中，所述虚拟金属互连层231的数量范围为10~20个，例如是18个。使用所述金属焊接盘连线240与所述虚拟金属焊接盘连线241把所述天线220、所述金属焊接盘230和所述虚拟金属焊接盘231连接在一起，三者可共同作为新的天线结构用于收集电荷，提高了天线结构的总体面积，从而提高天线比率。以18个虚拟金属焊接盘为例，连接起来作为整体的面积将达到4900μm^2。其AR最大能够达到4E+5，较现有技术的AR提升了10倍多。

需要指出的是，虽然现有技术中所述虚拟金属焊接盘231用作芯片的连接线，用于晶体管或者电迁移、电容的连接，本发明只是用一个划片道中的18个虚拟金属焊接盘231，并不占用其他虚拟金属焊接盘231。因而从整体来说，并不会影响整个器件的正常工作。

在本实施例中，所述半导体器件100为MOS晶体管，包括形成于半导体衬底110上的栅极结构、形成于所述栅极结构两侧的侧墙130、形成于所述侧墙130两侧的半导体衬底中的源/漏极120、所述栅极结构包括形成于所述半导体衬底110上的栅氧化层140以及形成于所述栅氧化层140上的栅极150。

所述金属互连层的层数可以根据器件要求进行相应的设计，例如为1~10层。在本实施例中，所述等离子体引入损伤检测结构的所述金属互连层200为三层，所述金属互连层200均形成于层间介质层（图未示）之中。

其中，所述金属焊接盘230、虚拟金属焊接盘231、金属通孔连线210、虚拟金属焊接盘连线241、金属焊接盘连线240、天线结构220的材质均为铜或铝。

此外，本实施例还提出一种等离子体引入损伤检测结构的制作方法，包括：

提供半导体器件100；

在所述半导体器件100上形成所述层间介质层；

在所述层间介质层中形成至少一个金属互连层200，其中，所述金属互连层200包括金属焊接盘230、虚拟金属焊接盘231以及金属通孔连线210，所述虚拟金属焊接盘231通过虚拟金属焊接盘连线241与金属焊接盘230电连接，所述金属焊接盘230通过金属焊接盘连线240与金属通孔连线210电连接，所述金属通孔连线210与所述半导体器件100电连接。所述金属互连层200还包括一个天线结构220，所述天线结构220与所述金属通孔连线210电连接。

在本实施例中，采用化学气相沉积在所述半导体器件100上形成层间介质层。需要说明的是，除了版图设计时使所述虚拟金属焊接盘231通过虚拟金属焊接盘连线241与金属焊接盘230连接起来之外，本实施例的其它制造工艺均与现有技术相同，此处不再赘述。

此外，虚拟金属焊接盘也可以根据实际需要，全部连接起来或者部分连线起来与金属焊接盘共同作为新的天线结构用于收集电荷。

实施例二

由于实施例一中沿用之前的天线结构与金属焊接盘连接作为新的天线结构用于收集电荷，但是在某种程度上天线还是占据了划片道上的一些空间。在某些器件中，仅适用虚拟金属焊接盘和金属焊接盘作为天线即可满足要求，因此本实施例在实施例一的基础上进行了改进，不再形成原有的天线结构，只形成金属焊接盘和虚拟金属焊接盘，并连接金属焊接盘和虚拟金属焊接盘作为新的天线结构用于收集电荷。

请参考图5和图6，在本实施例中，提出一种用于测量等离子体引入损伤的等离子体引入损伤检测结构，包括：半导体器件100；层间介质层（图未示）以及形成于层间介质层中的至少一个金属互连层200，其中，所述金属互连层200包括金属焊接盘230、虚拟金属焊接盘231以及金属通孔连线210，所述虚拟金属焊接盘231通过虚拟金属焊接盘连线241与金属焊接盘230电连接，所述金属焊接盘230通过金属焊接盘连线240与金属通孔连线210电连接，所述金属通孔连线210与所述半导体器件100电连接。

在本实施例中，所述虚拟金属互连层231的数量范围为10~20个，例如是15个。使用所述金属焊接盘连线240与所述虚拟金属焊接盘连线241把所述金属焊接盘230和15个所述虚拟金属焊接盘231连接在一起作为一个整体用于收集电荷，不再需要天线结构。对于某些器件而言，这样的设计已经能满足天线比率的要求，并且此种结构更为节省面积。

此外，本实施例还提出一种等离子体引入损伤检测结构的制作方法，包括：

提供半导体器件100；

在所述半导体器件100上形成所述层间介质层；

在所述层间介质层中形成至少一个金属互连层200，其中，所述金属互连层200包括金属焊接盘230、虚拟金属焊接盘231以及金属通孔连线210，所述虚拟金属焊接盘231通过虚拟金属焊接盘连线241与金属焊接盘230电连接，所述金属焊接盘230通过金属焊接盘连线240与金属通孔连线210电连接，所述金属通孔连线210与所述半导体器件100电连接。

需要说明的是，除了版图设计时使所述虚拟金属焊接盘231通过虚拟金属焊接盘连线241与金属焊接盘230连接起来之外，本实施例的其它制造工艺也与现有技术相同，此处不再赘述。

此外，虚拟金属焊接盘也可以根据实际需要，全部连接起来或者部分连线起来与金属焊接盘共同作为新的天线结构用于收集电荷。

综上，本发明提出的等离子体引入损伤检测结构及制作方法使用虚拟金属焊接盘连线连接多个虚拟金属焊接盘使之成为新的天线结构用于收集电荷，提高了天线结构的总体面积，从而提高天线比率，使等离子引入损伤发生的几率增加，进而便于快速发现导致所述半导体器件发生等离子体引入损伤的原因。

以上仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (13)

1.一种等离子体引入损伤检测结构，包括：半导体器件、层间介质层和形成于层间介质层中的至少一个金属互连层；其中，所述金属互连层包括金属焊接盘、多个虚拟金属焊接盘以及金属通孔连线，至少部分所述虚拟金属焊接盘通过虚拟金属焊接盘连线与金属焊接盘电连接，所述金属焊接盘通过金属焊接盘连线与金属通孔连线电连接，所述金属通孔连线与所述半导体器件电连接。

2.如权利要求1所述的等离子体引入损伤检测结构，其特征在于，所述金属互连层还包括一个天线结构，所述天线结构与所述金属通孔连线电连接。

3.如权利要求1所述的等离子体引入损伤检测结构，其特征在于，所述虚拟金属焊接盘的数量为10～20个。

4.如权利要求1所述的等离子体引入损伤检测结构，其特征在于，所述半导体器件为MOS晶体管。

5.如权利要求1所述的等离子体引入损伤检测结构，其特征在于，所述金属互连层的数量为1～10层。

6.如权利要求1至5中任意一项所述的等离子体引入损伤检测结构，其特征在于，所述金属焊接盘、虚拟金属焊接盘、金属通孔连线、虚拟金属焊接盘连线、金属焊接盘连线的材质均为铜或铝。

7.一种等离子体引入损伤检测结构的制作方法，包括：

提供半导体器件；

在所述半导体器件上形成层间介质层；

在所述层间介质层中形成至少一个金属互连层，其中，所述金属互连层包括金属焊接盘、多个虚拟金属焊接盘以及金属通孔连线，至少部分所述虚拟金属焊接盘通过虚拟金属焊接盘连线与金属焊接盘电连接，所述金属焊接盘通过金属焊接盘连线与金属通孔连线电连接，所述金属通孔连线与所述半导体器件电连接。

8.如权利要求7所述的等离子体引入损伤检测结构的制作方法，其特征在于，所述金属互连层还包括一个天线结构，所述天线结构与所述金属通孔连线电连接。

9.如权利要求7所述的等离子体引入损伤检测结构的制作方法，其特征在于，所述虚拟金属焊接盘的数量为10～20个。

10.如权利要求7所述的等离子体引入损伤检测结构的制作方法，其特征在于，所述半导体器件为MOS晶体管。

11.如权利要求7所述的等离子体引入损伤检测结构的制作方法，其特征在于，所述金属互连层的数量为1～10层。

12.如权利要求7至11中任意一项所述的等离子体引入损伤检测结构的制作方法，其特征在于，所述金属焊接盘、虚拟金属焊接盘、金属通孔连线、虚拟金属焊接盘连线以及金属焊接盘连线的材质均为铜或铝。

13.如权利要求7所述的等离子体引入损伤检测结构的制作方法，采用化学气相沉积在所述半导体器件上形成层间介质层。