JPS63263769A - 半導体装置 - Google Patents
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- JPS63263769A JPS63263769A JP9733887A JP9733887A JPS63263769A JP S63263769 A JPS63263769 A JP S63263769A JP 9733887 A JP9733887 A JP 9733887A JP 9733887 A JP9733887 A JP 9733887A JP S63263769 A JPS63263769 A JP S63263769A
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は選択酸化によるフィールド酸化膜を有する縦形
の高耐圧MOSFET構造に関する。
の高耐圧MOSFET構造に関する。
縦形の高耐圧パワーMOSFETについては、■工業調
査会1981年9月発行電子材料p42〜48に記載さ
れている。第3図はnチャネル縦形DSAパワーMOS
FET一つのセルの断面構造を示すものである。1は基
体となるn型Si基板、2はドレイン電極旧の設けられ
るn+拡散層である。3はチャネル部をつくるp領域、
4はソースとなるn+領領域ある。5はうすいSin、
からなるゲート絶縁膜、6はポリSiよりなるゲート電
極、7はA1よりなるソース電極でその端部8はゲート
電極の上を延在しフィールドプレートとなる。9はp層
からなるウェルである。11はフィールド酸化膜である
。
査会1981年9月発行電子材料p42〜48に記載さ
れている。第3図はnチャネル縦形DSAパワーMOS
FET一つのセルの断面構造を示すものである。1は基
体となるn型Si基板、2はドレイン電極旧の設けられ
るn+拡散層である。3はチャネル部をつくるp領域、
4はソースとなるn+領領域ある。5はうすいSin、
からなるゲート絶縁膜、6はポリSiよりなるゲート電
極、7はA1よりなるソース電極でその端部8はゲート
電極の上を延在しフィールドプレートとなる。9はp層
からなるウェルである。11はフィールド酸化膜である
。
縦形DSA構造はゲートをマスクに二重拡散によりチャ
ネルを形成するもので、同一の拡散層よりチャネル形成
用不純物拡散(p領域)と、ソース形成用の不純物拡散
(n+領領域を行っているのが特徴である。チャネル長
はp層とn+層の拡散深さの差で決っているので、数μ
m以下のきわめて短いチャネル長のMOSFETを形成
することができる。
ネルを形成するもので、同一の拡散層よりチャネル形成
用不純物拡散(p領域)と、ソース形成用の不純物拡散
(n+領領域を行っているのが特徴である。チャネル長
はp層とn+層の拡散深さの差で決っているので、数μ
m以下のきわめて短いチャネル長のMOSFETを形成
することができる。
ところで、パワーMOSFETの−そうの高性能化のた
めに、ユニットセルの微細化が必要とされている。この
微細化にあたって、中心領域ではセルのパターンの微細
化による横方向のスケールダウン及びゲート酸化膜、ポ
リSi膜、A!膜の薄膜化による縦方向のスケールダウ
ンは比較的容易に実現できるが、周辺領域ではフィール
ド酸化膜の薄膜化は耐圧上問題がある。すなわち、周辺
部においては、従来は表面酸化でつけた5iOz@をそ
のまま残存させるプレーナ構造が採用されており、第3
図に示すようにユニットセル周辺の基板表面に設けたp
ウェル9がフィールド酸化膜11下に終端部Zを有し、
MOSFET動作時にこのpフェル終端まで空乏層12
が延び、ここに電界集中するため、この部分の酸化膜を
十分に厚(して耐圧を確保することが必要である。しか
し、この酸化膜11はプレーナ構造であることにより、
これをあまり厚くすると、たとえばゲート酸化膜とフィ
ールド酸化膜との間での段差が太き(なり、その上に延
在させるAA膜からなる配線の段切れα謙のおそれがあ
った。
めに、ユニットセルの微細化が必要とされている。この
微細化にあたって、中心領域ではセルのパターンの微細
化による横方向のスケールダウン及びゲート酸化膜、ポ
リSi膜、A!膜の薄膜化による縦方向のスケールダウ
ンは比較的容易に実現できるが、周辺領域ではフィール
ド酸化膜の薄膜化は耐圧上問題がある。すなわち、周辺
部においては、従来は表面酸化でつけた5iOz@をそ
のまま残存させるプレーナ構造が採用されており、第3
図に示すようにユニットセル周辺の基板表面に設けたp
ウェル9がフィールド酸化膜11下に終端部Zを有し、
MOSFET動作時にこのpフェル終端まで空乏層12
が延び、ここに電界集中するため、この部分の酸化膜を
十分に厚(して耐圧を確保することが必要である。しか
し、この酸化膜11はプレーナ構造であることにより、
これをあまり厚くすると、たとえばゲート酸化膜とフィ
ールド酸化膜との間での段差が太き(なり、その上に延
在させるAA膜からなる配線の段切れα謙のおそれがあ
った。
本発明は上記した点を考慮してなされたものである。す
なわち本発明の目的とするところは、パワーMOSFE
Tの高性能化にあたって、周辺部の耐圧を低下させるこ
となく、かつ表面の平坦化を確保し、製品の信頼性を向
上させることにある。
なわち本発明の目的とするところは、パワーMOSFE
Tの高性能化にあたって、周辺部の耐圧を低下させるこ
となく、かつ表面の平坦化を確保し、製品の信頼性を向
上させることにある。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、半導体基体の一表面において、中心部には縦
形MOSFETのユニットセルが形成され、このユニッ
トセルな囲む周辺部には選択酸化により基体内に埋め込
まれた酸化膜が形成されているものである。
形MOSFETのユニットセルが形成され、このユニッ
トセルな囲む周辺部には選択酸化により基体内に埋め込
まれた酸化膜が形成されているものである。
上記した手段によれば、選択酸化による酸化膜は全体と
して充分に厚いことKより耐圧が得られ、しかも表面を
確保でき前記目的を達成できる。
して充分に厚いことKより耐圧が得られ、しかも表面を
確保でき前記目的を達成できる。
第1図は本発明の一実施例を示すものであって、縦形M
OSFETの形成された半導体装置の周辺部の一部断面
図である。同図において、■はユニットセル部で、縦形
MOSFETの一部が示される。こ(7)MOSFET
の構造は第3図で既に説明したものと全く同じであり、
第3図と共通の構成部分に対して同一の指示番号記号を
与えである。
OSFETの形成された半導体装置の周辺部の一部断面
図である。同図において、■はユニットセル部で、縦形
MOSFETの一部が示される。こ(7)MOSFET
の構造は第3図で既に説明したものと全く同じであり、
第3図と共通の構成部分に対して同一の指示番号記号を
与えである。
■は周辺部であって、第3図におけるプレーナ構造のフ
ィールド酸化膜11に対応する部分14は選択酸化技術
により基体内に一部が埋め込まれるように形成した酸化
膜、いわゆる“LOGO8構造”を有するSin、膜I
である。ユニットセル部周辺のp層からなるウェル9の
pn接合は上記のLOCO8酸化膜14の直下に終端部
Zを有する。
ィールド酸化膜11に対応する部分14は選択酸化技術
により基体内に一部が埋め込まれるように形成した酸化
膜、いわゆる“LOGO8構造”を有するSin、膜I
である。ユニットセル部周辺のp層からなるウェル9の
pn接合は上記のLOCO8酸化膜14の直下に終端部
Zを有する。
このような縦形MOSFETユニットセルと周辺LOG
O8構造を有する半導体装置を製造するにあたっては、
例えば下記のようなプロセスに従う。
O8構造を有する半導体装置を製造するにあたっては、
例えば下記のようなプロセスに従う。
(11n型Si基板1を用意。ドレインn+層2形成。
(21p型ウェル3,9の形成。(例えば、ボロンの)
を選択的にイオン打ち込みする) 131 SIO,膜、Si3N、膜よりなるマスクの
形成。
を選択的にイオン打ち込みする) 131 SIO,膜、Si3N、膜よりなるマスクの
形成。
(41L OCOS酸化膜14の形成。
(5) ゲートのためのSin、膜5形成。
(61ポリSiゲート6形成。
(7)ゲートをマスクにチャネ/L/p層3a・ソース
n+層4のセルファライン拡散。
n+層4のセルファライン拡散。
(81PSGI[15デボジシ目ン・コンタクトホトエ
ッチ。
ッチ。
(υ) AJスパッタ・パターニングによる電極7゜8
形成。
形成。
M2図は完成した半導体チップの全体平面図を示し、■
は縦形MOSFETのユニットセル部、■は!を取り囲
み、LOCO8酸化膜な有する周辺部である。
は縦形MOSFETのユニットセル部、■は!を取り囲
み、LOCO8酸化膜な有する周辺部である。
上記実施膜から得られる作用効果は下記のとおりである
。
。
(1) プレーナ構造のフィールド酸化膜aυは半導
体基板の熱処理工程で基板表面に厚(形成され、第4図
囚に示すようKさらにその上にCVD法によるPSG膜
1膜製5積することで、基板面からの厚さd、は1.5
〜2.0μm程度となる。これに対してLOCO8酸化
膜は酸化性雰囲気中での比較的低温酸化により第4図(
8)に示すように基板内部に埋め込まれるように形成さ
れ、酸化膜14の厚さd2が0.9μ【nであっても、
基板より上の高さd、は0.4μm程度で、この上にP
SG膜1膜製5積しても1.0μm程にしかならない。
体基板の熱処理工程で基板表面に厚(形成され、第4図
囚に示すようKさらにその上にCVD法によるPSG膜
1膜製5積することで、基板面からの厚さd、は1.5
〜2.0μm程度となる。これに対してLOCO8酸化
膜は酸化性雰囲気中での比較的低温酸化により第4図(
8)に示すように基板内部に埋め込まれるように形成さ
れ、酸化膜14の厚さd2が0.9μ【nであっても、
基板より上の高さd、は0.4μm程度で、この上にP
SG膜1膜製5積しても1.0μm程にしかならない。
、(2)上記(11によってLOCO8酸化膜の場合表
面段差が低減され、この上に形成されるAa配線等の段
切れが防止される。
面段差が低減され、この上に形成されるAa配線等の段
切れが防止される。
(3)周辺部での酸化膜厚自体は十分に厚く形成できる
から、この膜直下でpn接合が終端するpウェル周辺で
の電界が緩和され耐圧が確保できる(4) 縦方向の
スケールダウンと同時に横方向のスケールダウンが可能
となり、たとえば従来のゲート長5μmが周辺をLOC
O8化することにより2〜3μmあるいはそれ以下に徹
細化することができ、パワーMOSFETの冒性能化(
低抵抗化)が央現する。
から、この膜直下でpn接合が終端するpウェル周辺で
の電界が緩和され耐圧が確保できる(4) 縦方向の
スケールダウンと同時に横方向のスケールダウンが可能
となり、たとえば従来のゲート長5μmが周辺をLOC
O8化することにより2〜3μmあるいはそれ以下に徹
細化することができ、パワーMOSFETの冒性能化(
低抵抗化)が央現する。
(511Cのプロセスの標準化が可能となり、パワーM
O5内蔵IC化が容易となった。
O5内蔵IC化が容易となった。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが1本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが1本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
例えば1本発明は、第5図に示すように、周辺部に、p
型拡散層(フィールドミツティングリング)10を形成
してもよい。この場合、前記p型拡散層10は、p−フ
ェル領域3,9と同時に。
型拡散層(フィールドミツティングリング)10を形成
してもよい。この場合、前記p型拡散層10は、p−フ
ェル領域3,9と同時に。
ポロン(6)のイオン打込みKより形成するが、又は。
LOCO8酸化膜14を形成後、それをマスクとして、
p型不純物のイオン打込みにより形成てればよい。
p型不純物のイオン打込みにより形成てればよい。
本発明を応用して最も効果のある製品分野は縦形の高性
能パワーMOSFET(主として単体デバイス)であり
、これ以外にパワーICの応用も可能である。
能パワーMOSFET(主として単体デバイス)であり
、これ以外にパワーICの応用も可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に述べれば次のとおりである。
て得られる効果を簡単に述べれば次のとおりである。
すなわち、縦形MOSFETにおいて高信頼性。
高性能化、及び高耐圧化ができる。
第1図は本発明による一実施例を示し、MOSFETの
形成された半導体装置の一部断面図である。 第2図はMOSFETの形成された半導体チップの全体
平面図であって、そのA−A断面に第1図が対応−「る
。 第3図はMOSFETの形成された半導体装置の従来例
を示す一部断面図である。 第4図囚の)はフィールド酸化膜の形態を示す一部断面
図であって、このうち囚はプレーナ構造、3る。 ・・・pウェル領域、4・・・pソースn+領域、5・
・・ゲート絶縁膜、6・・・ポリSiゲート、7・・・
ソースA形電極、a・・・pウェル、10・・・フィー
ルドリミッティング9層、11・・・フィールド酸化膜
、14・・・LOCO8酸化膜、15・・・PSG膜。 代理人 弁理士 小 川 勝 男 (i 第 3vA 第 4 図 第 5 図
形成された半導体装置の一部断面図である。 第2図はMOSFETの形成された半導体チップの全体
平面図であって、そのA−A断面に第1図が対応−「る
。 第3図はMOSFETの形成された半導体装置の従来例
を示す一部断面図である。 第4図囚の)はフィールド酸化膜の形態を示す一部断面
図であって、このうち囚はプレーナ構造、3る。 ・・・pウェル領域、4・・・pソースn+領域、5・
・・ゲート絶縁膜、6・・・ポリSiゲート、7・・・
ソースA形電極、a・・・pウェル、10・・・フィー
ルドリミッティング9層、11・・・フィールド酸化膜
、14・・・LOCO8酸化膜、15・・・PSG膜。 代理人 弁理士 小 川 勝 男 (i 第 3vA 第 4 図 第 5 図
Claims (1)
- 【特許請求の範囲】 1、半導体基体の一主表面において、中心部には縦形M
OSFETのユニットセルが形成され、このユニットセ
ルを囲む周辺部には基体内に一部が埋め込まれた半導体
酸化膜を有することを特徴とする半導体装置。 2、ユニットセルを囲む周辺部の基体表面に形成された
基体と異なる導電型のウェルのpn接合が前記基板内に
埋め込まれた半導体酸化膜の直下に終端部を有する特許
請求の範囲第1項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9733887A JPS63263769A (ja) | 1987-04-22 | 1987-04-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9733887A JPS63263769A (ja) | 1987-04-22 | 1987-04-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63263769A true JPS63263769A (ja) | 1988-10-31 |
Family
ID=14189698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9733887A Pending JPS63263769A (ja) | 1987-04-22 | 1987-04-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63263769A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5430324A (en) * | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
JP2007281515A (ja) * | 1994-08-15 | 2007-10-25 | Siliconix Inc | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型dmosトランジスタとその製造方法 |
-
1987
- 1987-04-22 JP JP9733887A patent/JPS63263769A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5430324A (en) * | 1992-07-23 | 1995-07-04 | Siliconix, Incorporated | High voltage transistor having edge termination utilizing trench technology |
US5605852A (en) * | 1992-07-23 | 1997-02-25 | Siliconix Incorporated | Method for fabricating high voltage transistor having trenched termination |
JP2007281515A (ja) * | 1994-08-15 | 2007-10-25 | Siliconix Inc | 比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型dmosトランジスタとその製造方法 |
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