JP2009505382A - 半導体基板及びその製造方法 - Google Patents

Abstract

【課題】本発明は、半導体基板とかかる半導体基板の製造方法に関する。本発明の目的は、より高い費用効果で製造できると共に、配置密度が高いだけでなく良好な導電性と閉鎖性を達成できる半導体基板を提供することである。
【解決手段】本発明によれば、半導体基板の表面側から半導体基板を貫通してその裏面側へと至る導電接続を設ける。この導電接続は外部から完全に閉鎖されている。一材料を充填した孔を有する絶縁部を形成する。内壁には誘電被覆層を提供する、及び／又は、絶縁材料若しくは導電材料を充填する。導電材料を充填し、前記絶縁部の内側に配置した別の孔を有する導電接続を形成する。これら孔の内壁には段差がなく、これら孔は半導体基板の表面側に垂直となるように、又は半導体基板の裏面側まで連続したテーパ形状をなすように配置される。
【選択図】図１

Description

本発明は、半導体基板とかかる半導体基板を製造する方法に関する。本発明の半導体基板とその製造方法は様々な用途で使用することができ、設計の小型化を達成することができる。例えばフォトダイオードのような光学検出器を本発明による半導体基板上に配置して導電的に接触させることにより、それらそれぞれが測定した信号を電子的評価手段に供給して、検出画像信号を画像化することもできる。詳細には、支持体上にセンサやその他の素子をより高密度で配置できるようになるため、光学検出器を用いた場合に解像度をより高いものにすることができる。このように表面全域を使用することができると共に、センサ素子又は電気制御可能な素子／アクチュエータ（例えばＬＥＤ）同士の間の間隔又は空間を最小にすることができ、少なくとも周知の方法に比べて大幅に減少させることができる。かかる素子を表面側に配置することに対する柔軟性がさらに高められる。

このような構成又はアレイは、シリコンウエハのような半導体基板上に形成されることが多い。表面上で配線を行うにあたり、それに対応した空間／領域が必要となるため、かかるマトリクスの個々の素子を外側縁に沿わせてワイヤボンディングする。

このような不都合に対応するために、半導体基板を貫通した小型化した形態、いわゆるウエハ貫通接続（ＴＷＩ）で導電接続を行う試みがなされてきた。

上記を実現したものが、米国特許第６，８１５，８２７Ｂ２号に記載されているが、その実現のためには、表面側からと裏面側からシリコン基板を処理しなければならない。第１段階では、半導体基板の表面側にエッチング処理を施すことによってトレンチ構造を形成し、導電接続と絶縁を達成する。表面に数マイクロメータという浅い深さでエッチングを行う。その後表面側に誘電層を設けるが、誘電層は凹部にも形成する。

このように被覆した凹部に一材料を充填する。その後表面上に接触子を形成する。

その後裏面側を平坦化し、半導体基板の裏面側からも半導体基板にエッチングを施すことによって裏面側にも同様に凹部を形成するが、その際これら凹部を表面側から形成した凹部と連通させる。凹部が閉リング構造を形成し、領域を完全に包囲することで、半導体基板の凹部内の部分が電気的に絶縁される。半導体基板の内側に位置する部分が、半導体基板を貫通する導電接続を形成するため、裏面側に接触子を設けることができる。

この手順によれば半導体基板にエッチング手順を二度施さなければならないため、特に複雑であり、また費用がかかる。

しかし更なる実質的な不都合は、ＣＭＯＳ技術では完全な製造を行うことができないことである。

また、裏面側の孔は完全には充填されないままである。このことも、とりわけ真空マニピュレータを用いて処理を行う際には悪影響を及ぼす。

表面側と裏面側から半導体基板にエッチングした凹部のギャップ寸法が異なることで機械的強度が低下し、特に強い力や高い加速度が及ぶ中での使用が非常に制限される。

米国特許第６，８１５，８２７号明細書

従って本発明の目的は、より高い費用効果で製造できると共に、配置密度が高いだけでなく良好な導電性と閉鎖性を達成できる半導体基板を提供することである。

本発明によれば、この目的は請求項１の特徴を有する半導体基板によって解決される。これら半導体基板は、請求項１０による方法を用いて製造することができる。

本発明の有利な態様と更に発展させた態様は、従属請求項に示す特徴を用いて達成することができる。

本発明による半導体基板の製造にはシリコン基板（Ｓｉウェハ）を使用することができるが、例えばそれは約１，０００μｍ以下の十分な厚さを有するものであってよい。完全に処理した半導体基板の所望の厚さを考慮して選択することができる。かかる基板は標準的な寸法のものを使用することができると共に、目標とする所望の厚さに加工することができるが、この所望の厚さは非常に薄い厚さの域まで及ぶものである。

例えばマスクを用いたドライエッチング等のエッチングによって、そして凹部の内壁が表面側の面に実質的に垂直となるように、又は表面側から連続した円錐状となるようにテーパ形状にエッチングして擬似的な「めくら孔」を形成することによって、まずは表面側から少なくとも２つの凹部を例えば２００μｍの最小深さで形成する。こうすると凹部の内壁には概して段差がないため、凹部の深さにわたってギャップ寸法が急に変化することがない。少なくとも１つの凹部を他の凹部の内側に設けて、他の凹部により完全に包囲する。

このように製造した半導体基板を更に加工して、その表面側に電気的絶縁被覆層を形成すると、電気的絶縁被覆層は表面、すなわち凹部の内壁にも形成される。被覆層は酸化層、好ましくは熱的に形成した酸化シリコン層であり得る。

次いで導電材料を凹部に完全に充填する。内側に設けた１つの又は複数の凹部に、例えばドープポリシリコンを充填すると、導電性が増すことにより完了後には半導体基板を貫通する導電接続を形成することができる。

内側に設けた１つの凹部又は複数の全ての凹部を包囲すると共に、完全に処理した後に絶縁部を形成する外側の凹部には、電気的絶縁材料を充填することができるが、この電気的絶縁材料としては簡便であることからドープポリシリコンを用いる。後者の場合には、絶縁効果はこの凹部の内壁の電気的絶縁被覆層によって達成される。

凹部を完全に充填し、そして任意にそれらを平坦化した後、内側に設けた凹部に充填した導電接続を存続させるべく表面側をさらに処理することができる。

処理する際には、好ましくはＣＭＯＳ回路である電気的構造を表面側に形成するが、前記ＣＭＯＳ回路は１つ以上のセンサ及び／又は電気的に制御可能な素子を示す。

表面側に構造を形成し終わった後、半導体基板の裏面側を加工する。この際、半導体基板の厚さを薄くすると凹部が裏面側に露出し、半導体基板を貫通する別個の電位が形成される。これは研削及び／又は化学機械的研磨によって行うのが好ましいが、エッチングだけによって、又はエッチングを付加して行うこともできる。

半導体基板は、例えば少なくとも２００μｍ、好ましくは約２５０μｍの厚さを有する。このようにして得た孔も同様に、段差のないテーパ形状に形成する、又は、それら孔の内壁は少なくとも表面側の面に略垂直に、そして段差がないように形成し、ドープポリシリコンを充填する。外側の孔については任意に更なる誘電材料を充填し、裏面側のギャップ寸法を表面側のギャップ寸法の少なくとも５０％とすることができる。

表面側のギャップ寸法は少なくとも５μｍ、好ましくは少なくとも８μｍであるため、裏面側のギャップ寸法は少なくとも４μｍとすることができる。

厚さを減少した半導体基板には、その裏面側に電気接触子を設けることができる。接触子は、内側に配置した孔に充填した導電材料としてのドープポリシリコンに略導電的に接続させるが、これは例えばバンプ下地金属技術（ＵＢＭ）を対応するように構造化することによって行うことができる。さらに接触子を形成及び／又は接続して、裏面側の不確定な電位を回避することができる。裏面側全域に絶縁被覆層を設けることができると共に、接触子を露出させることができる。

接触子は、裏面側に局所的に配置してもよい。導電接続を電気絶縁被覆層上に形成してもよい。

このように製造した半導体基板を用いれば、センサ同士を導電的に接続することができると共に、測定したそれぞれの信号を対応する電気的ハードウェアへとセンサによって半導体基板を通して伝送することや、電気的に制御可能な素子を用いる場合には電子システムによって伝送することが可能となる。

半導体基板の絶縁部を形成し、例えばドープポリシリコンを同様に充填した外側の孔を地電位又は接地に接続して、不確定な電位（浮遊電位）を回避することができる。

ポリシリコンは好適にもリンをドープすることができるが、ホウ素、ヒ素、又はアルミニウムをドープすることもでき、ｎ型又はｐ型ドープを行うことができる。

周知の方法とは異なり、使用する設備管理における不要物質による汚染のリスクを伴うことなく、ＣＭＯＳ技術を利用する過程連鎖で完全に製造を行うことができる。

本発明による方法を用いれば、ＣＭＯＳプロセス管理のサーマルバジェットの阻害、変更、又は超過がない。

電気的パラメータは再現可能であり、機械的強度を増大させることができる。さらに、熱膨張が異なることで生じる半導体基板における機械的ひずみも、例えばドープポリシリコン等の導電材料を適切に選択することで回避できる、又は少なくとも低減することができる。

絶縁部と導電接続に対する孔の幾何学的設計は、広い範囲内で変更可能であり、導電接続に対する孔の幾何学的設計についてはその数と配置に適用することで、半導体基板を貫通する導電接続を形成する。

しかし、裏面側に接触子を形成することで、例えば少なくとも２つのセンサ及び／又はアクチュエータを、所望に応じて互いに導電接続させることができると共に、相互接続させることができる。

本発明によれば、表面側（例えば見える側）からアクセスすることもできるセンサ素子、センサアレイ、ＣＭＯＳイメージセンサアレイ、ディスプレイ、電気的活性の素子を有するアレイだけでなく、これらを組み合わせたものを、半導体基板と共に利用することができる。表面側の全領域を利用可能である。

以下に示す例によって、本発明をより詳細に説明する。

図１は凹部を有するシリコン半導体１を概略的に示している。凹部は、シリコン半導体においてめくら孔の形態で形成し、シリコン半導体１を薄くした後、孔２及び３を形成するものである。このことについては以下でより正確に説明する。

図２は、シリコン半導体基板１と絶縁部２を貫通する導電接続を形成する一例を概略的に示す。少なくとも２００μｍの深さを有する凹部を、対応するように形成したマスクを用いたプラズマエッチングプロセスによって、半導体基板１の表面側から形成する。凹部を形成した後、ドープポリシリコンを凹部に完全に充填するが、その際熱酸化によって酸化シリコン層をまず表面側に形成し、凹部の内壁にも形成する。

その後、内側に設けた凹部に存在するドープポリシリコンを上端面に露出させることにより、ドープポリシリコンに導電接続を確立することができる。

これを上端面における白色の点で示す。

このように製造した半導体基板１の表面側をさらに処理するが、例えばＣＭＯＳ回路（図示せず）を形成することができる。

その後、半導体基板１の裏面側を加工することができる。半導体基板１の総厚を化学的及び機械的研磨及び／又は研削によって薄くすると、凹部の下端面が露出し、それらが半導体基板１を貫通する孔２及び３を形成する。

外側の閉リング構造として形成した孔２は絶縁部を示し、孔２の内側にリング状に形成した孔３は、導電接続を示す。外側の孔２の外側の内壁における酸化膜層だけで、絶縁効果が達成される。

半導体基板１の裏面側で金属化を行うことにより形成した電気接触子４は、内側に設けた孔３に存在するドープポリシリコンの下端面に対して直接的に導電性となり、この図で示すように内部領域で半導体基板１に接触する。

２５０μｍのエッチング深さで半導体基板１内にエッチングによって形成した凹部を、半導体基板１内に存在する状態で図３に示すが、この凹部はドープポリシリコンを既に完全に充填されている。

この凹部が半導体基板における「めくら孔」を形成し、半導体基板１の表面側から連続した円筒状のテーパ形状をなすことが明白である。

更なる例を図４の斜視図で示す。

孔２及び３に対する合計３つの凹部を、半導体基板１を貫通するように形成する。

外側の凹部は完成した半導体基板１において、内側領域を完全に取り囲む絶縁部を形成する。また半導体基板の内部に形成した２つの孔３によって、半導体基板１の表面側から裏面側に至る導電接続が確立され、孔３にドープポリシリコンを充填することにより電気の流れが実質的に保証される。

図５は、凹部の充填及び平坦化を行った後の半導体基板１を上から見た平面図で示している。

半導体基板１における孔２及び３の幾何学形状の可能な例を図６に示す。

それぞれの外側の孔２が、閉鎖した構造を形成すると共に内側領域を完全に包囲する構造を形成することで、内側領域は半導体基板１の外部領域に対して電気的に絶縁される。

従って内側に設けた孔３は、限りなく要望に沿った形状とすることができるが、その形状としては例えば、同心円状の閉構造、巻き構造、ひだ状の構造、又は蛇行構造等が挙げられる。内側に配する孔３の数は自由に選択することができる。

めくら孔の形態の凹部を有するシリコン半導体基板の概略断面図である。 半導体基板に対する導電接続と絶縁部を有するシリコン半導体基板の概略断面図である。 表面側からエッチングしてドープポリシリコンを充填した凹部を有する半導体基板のマイクロセクションを示す図である。 合計３つの凹部をエッチングしたシリコン半導体基板の斜視図である。 ３つの凹部をエッチングしたシリコン半導体基板の上面図である。 シリコン半導体基板を貫通する導電接続を形成する孔と絶縁部の幾何学的設計の例を示す図である。

符号の説明

１ 半導体基板
２、３ 孔
４ 接触子

Claims (21)

1. 表面側から裏面側へと半導体基板を貫通するように導電接続を設けた半導体基板であって、
   前記導電接続の外側を絶縁部で完全に包囲し、
   前記半導体基板を貫通する孔を前記絶縁部に形成して一材料を充填し、
   前記孔の内壁に誘電被覆層を設け、及び／又は、前記孔に電気的絶縁材料若しくは導電材料を充填し、
   前記導電接続に少なくとも１つの更なる孔を形成し、前記孔は前記半導体基板を貫通する前記絶縁部の内側に設けて導電材料を充填し、
   前記孔（２、３）が段差のない内壁を有し、前記内壁が前記表面側に垂直であること、又は前記内壁が前記半導体基板（１）の前記表面側から前記裏面側へと前記裏面側の方向に連続したテーパ形状をなすこと、
   を特徴とする半導体基板。
2. 前記導電接続を形成する１つ又は複数の前記孔（３）に導電材料を充填し、前記１つ又は複数の孔（３）の上端面をセンサ素子に導電的に接続し、その裏端面を接触子（４）に導電的に接続すること、を特徴とする請求項１に記載の半導体基板。
3. 前記半導体基板（１）の前記表面側に絶縁被覆層を設け、前記絶縁被覆層を通して前記１つ又は複数の孔（３）の前記上端面から前記導電材料へと少なくとも１つの導電接続を設けること、を特徴とする請求項１または２のいずれかに記載の半導体基板。
4. 前記絶縁部を形成する前記孔（２）に導電材料を充填して、前記孔（２）を地電位又は接地に接続すること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
5. 前記半導体基板（１）が少なくとも２００μｍの厚さを有し、前記孔（２、３）が前記表面側から前記裏面側まで至ること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
6. 前記半導体基板（１）の前記裏面側における前記孔（２、３）のギャップ寸法を、前記半導体基板（１）の前記表面側におけるギャップ寸法の少なくとも５０％とすること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
7. 前記表面側のギャップ寸法が少なくとも５μｍであること、を特徴とする請求項６に記載の半導体基板。
8. 前記表面側にＣＭＯＳ回路構造を形成し、前記半導体基板（１）を通して少なくとも１つの導電接続と接触させること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
9. 導電接続が、前記半導体基板（１）を通してその表面側で電気的に制御可能な素子又は接触子に接触すること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
10. シリコンを基板材料とし、ドープポリシリコンを導電材料とすること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
11. 半導体基板（１）を貫通するように設けた複数の導電接続によって、電気的に制御可能な素子及び／又はセンサ素子を有するアレイを形成すること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
12. センサ素子、センサアレイ、ＣＭＯＳイメージセンサアレイ、ディスプレイ、及び／又は電気的に活性の素子を有するアレイとして形成されること、を特徴とする先行する請求項のうちの一項に記載の半導体基板。
13. 半導体基板（１）の表面側から前記半導体基板（１）を通してその裏面側まで導電接続を設ける半導体基板の製造方法であって、
    予め設定可能な最小深さにエッチングを行うエッチングプロセスによって、前記半導体基板（１）の前記表面側から前記半導体基板（１）に段差のない内壁を有する少なくとも２つの凹部を、１つの外側の凹部が１つ以上の内側の凹部を完全に包囲するように形成し、
    前記外側の凹部に誘電材料を充填する、及び／又は、前記外側の凹部の前記内壁の全領域に絶縁被覆層を設けて一材料を充填し、
    前記１つ以上の内側の凹部に導電材料を充填する、又は前記１つ以上の内側の凹部の全領域に絶縁被覆層を設けて導電材料を充填し、
    その後、前記半導体基板（１）の前記裏面側から前記半導体基板（１）の厚さを減少させ、充填した凹部の端面を前記裏面側で露出させることで、前記外側の凹部が前記半導体基板（１）を貫通する充填された孔（２）として絶縁部を形成し、前記１つ以上の内側の凹部が充填された孔（３）として導電接続を形成すること、
    を含むことを特徴とする方法。
14. 前記半導体基板（１）の前記裏面側における内側に設けた１つ以上の孔（３）の露出した導電材料と接触子（４）を導電的に接触させること、を特徴とする請求項１０に記載の方法。
15. 研削、化学機械的研磨、及び／又はエッチングプロセスによって、前記半導体基板（１）の厚さを減少させること、を特徴とする請求項１０又は１１のいずれかに記載の方法。
16. 前記外側の凹部に前記導電材料を充填すること、を特徴とする請求項１０から１２のうちの一項に記載の方法。
17. 前記基板材料としてのシリコンを酸化させることにより前記絶縁被覆層を形成すること、を特徴とする請求項１０から１３のうちの一項に記載の方法。
18. 前記半導体基板（１）の厚さを減少させる前に、前記表面側における前記１つ又は複数の内側の凹部の少なくとも一領域において導電材料を露出させ、これを導電層又は接触子に接続させること、を特徴とする請求項１０から１４のうちの一項に記載の方法。
19. 前記半導体基板（１）を貫通する前記導電接続を形成した後、前記表面側にＣＭＯＳ回路構造を形成すること、を特徴とする請求項１０から１５のうちの一項に記載の方法。
20. 前記半導体基板（１）の前記表面側において、複数の電気的に制御可能な素子を導電的に接続し、センサアレイ素子を確立すること、を特徴とする請求項１０から１６のうちの一項に記載の方法。
21. 前記半導体基板（１）の前記表面側において、複数の電気的に制御可能な素子を導電的に接続し、電気的に制御可能な素子を備えたアレイを確立すること、を特徴とする請求項１０から１７のうちの一項に記載の方法。

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