CN112652636A - 堆叠芯片的气隙热量绝缘体 - Google Patents
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Abstract
本申请案涉及堆叠芯片的气隙热量绝缘体。图像传感器包含堆叠在逻辑裸片上的像素裸片。所述逻辑裸片包含：至少一个功能逻辑元件，其安置在所述逻辑裸片的接合侧上；及浮凸逻辑氧化物特征的逻辑氧化物阵列，其也安置在所述接合侧上。所述像素裸片包含：像素阵列，其安置在所述像素裸片的光接收侧上；及浮凸像素氧化物特征的像素氧化物阵列，其安置在所述像素裸片的接合侧上。多个外接合件安置在所述逻辑裸片的外区与所述像素裸片的外区之间。多个内接合件在所述图像传感器的内区处形成在所述像素氧化物阵列与所述逻辑氧化物阵列之间，所述内接合件被在所述逻辑裸片与所述像素裸片之间延伸的多个流体连接气隙间隔开。
Description
技术领域
本发明大体来说涉及图像传感器，且确切来说但不仅仅涉及图像传感器堆叠芯片组。
背景技术
图像传感器已变得无所不在。其广泛地用于数字静态相机、蜂窝式电话、安全摄像机以及医学、汽车及其它应用中。用于制造图像感测器的技术不断快速地进展。举例来说，对较高分辨率及较低功耗的需求已促进这些装置进一步小型化及集成。
CMOS图像传感器(CIS)可利用具有放置在彼此顶部上的多个芯片的堆叠架构。此种堆叠架构有利于缩小CIS的大小且可缩短一些电路连接的长度。举例来说，CIS可包含与逻辑芯片堆叠在一起的像素芯片。像素芯片可经配置以在像素阵列上接收光，光在像素中产生电荷。逻辑芯片可包含读出电路系统、模/数转换电路系统及额外逻辑电路系统。
在具有堆叠架构的CIS中，逻辑芯片的功能组件可产生大量的热量负荷。从逻辑芯片产生的热量将耗散到附近的堆叠像素芯片，此可导致局部暗电流(DC)增大且导致暗图像不均匀性(DINU)–在像素未接收到有效的光强度但却产生电荷时常见的一种不期望噪声形式。DINU在热的操作环境(例如，汽车应用)中更加常见。
发明内容
在一个方面中，本申请案提供一种图像传感器，所述图像传感器包括：逻辑裸片，其具有：功能逻辑元件，其安置在所述逻辑裸片的接合侧上；及浮凸逻辑氧化物特征的逻辑氧化物阵列，其安置在所述逻辑裸片的所述接合侧上；像素裸片，其堆叠在所述逻辑裸片的顶部上，所述像素裸片具有：像素阵列，其安置在所述像素裸片的光接收侧上；及浮凸像素氧化物特征的像素氧化物阵列，其安置在所述像素裸片的接合侧上；多个外接合件，其安置在所述逻辑裸片的外区与所述像素裸片的外区之间；以及多个内接合件，其在所述图像传感器的内区处形成在所述像素氧化物阵列与所述逻辑氧化物阵列之间，所述内接合件被在所述逻辑裸片与所述像素裸片之间延伸的多个流体连接气隙间隔开。
在另一方面中，本申请案提供一种在逻辑裸片与像素裸片之间形成多个流体连接气隙的方法，所述方法包括：掩蔽在所述逻辑裸片的氧化物层的内区上的逻辑氧化物阵列；在所述逻辑裸片的所述氧化物层中蚀刻出第一多个凹槽，所述第一多个凹槽位于所述逻辑氧化物阵列内；在蚀刻出所述第一多个凹槽之后，露出所述逻辑氧化物阵列；掩蔽在所述像素裸片的氧化物层的内区上的像素氧化物阵列；在所述像素裸片的所述氧化物层中蚀刻出第二多个凹槽，所述第二多个凹槽位于所述像素氧化物阵列内；在蚀刻出所述第二多个凹槽之后，露出所述像素氧化物阵列；及将所述逻辑氧化物阵列接合到所述像素氧化物阵列而成为堆叠配置，以使得所述第一多个凹槽中的每一凹槽与所述第二多个凹槽中的至少一个凹槽流体连接。
附图说明
参考下图描述本发明的非限制性及非穷尽性实施例，其中除非另有规定，否则贯穿各个视图，相似元件符号指代相似零件。
图1是图解说明根据本发明教示的图像传感器(CIS)的实施例的功能框图。
图2A图解说明根据本发明教示的具有堆叠芯片架构的实例性图像传感器。
图2B展示图2A的实例性图像传感器的部分分解图。
图2C展示图2A的实例性图像传感器的横截面图。
图3展示根据本发明教示的形成多个流体连接气隙的实例的像素氧化物阵列与逻辑氧化物阵列的示意性透视图。
图4展示根据本发明教示的具有堆叠芯片架构的实例性图像传感器的示意性横截面图。
图5展示根据本发明教示的具有堆叠芯片架构的实例性图像传感器的俯视示意图。
图6展示根据本发明教示的具有堆叠芯片架构的另一实例性图像传感器的俯视示意图。
图7展示根据本发明教示的具有堆叠芯片架构的又一实例性图像传感器的俯视示意图。
图8展示根据本发明教示的制备具有堆叠芯片架构的图像传感器的实例性方法。
图9A图解说明被构造成无多个流体连接气隙的实例性图像传感器的热模拟。
图9B图解说明根据本发明教示的被构造成在逻辑裸片与像素裸片之间存在有气隙的实例性图像传感器的热模拟。
图中包含附录以保存图9A到9B中所展示的细节。
具体实施方式
本文中描述涉及堆叠芯片架构的实例。在以下说明中，陈述众多具体细节以提供对实例的透彻理解。然而，所属领域的技术人员应认识到，可在不具有具体细节中的一或多者的情况下或者可利用其它方法、组件、材料等来实践本文中所描述的技术。在其它例子中，未详细展示或描述众所周知的结构、材料或操作以免使某些方面模糊。
在本说明书通篇提及“一个实例”或“一个实施例”意指结合所述实例描述的特定特征、结构或特性包含在本发明的至少一个实例中。因此，在本说明书通篇各个位置出现的短语“在一个实例中”、“在一个实施例中”未必全部指代同一实例。此外，可将实施例的特定特征、结构或特性以任何适合方式组合在一或多个实例中。
在本说明书通篇，使用数个术语。这些术语将呈现其在所属领域中的普通含义，除非本文中另外具体定义或其使用的上下文将另外清晰地指出。应注意，在本文件通篇，元件名称及符号可互换使用(例如，Si与硅)；然而，两者具有相同含义。
为便于理解，本发明在互补金属氧化物半导体(“CMOS”)图像传感器(CIS)的上下文中描述本发明。然而，应了解，本发明不应仅限于CIS，而是可适用于具有堆叠芯片架构的非CMOS图像传感器及具有堆叠芯片架构的其它半导体装置。
图1是图解说明根据本发明实施例的CIS 100的实施例的功能框图。CIS 100可以是半导体装置(例如，下文所描述的具有堆叠装置晶片的集成电路)的一种实施方案。CIS100包含像素阵列104、读出电路系统108、功能逻辑112及控制电路系统116。
像素阵列104是背侧照明式成像传感器或像素(例如，像素P1、P2…、Pn)的二维(“2D”)阵列。在一个实施例中，每一像素是有源像素传感器(“APS”)，例如CMOS成像像素。如所图解说明，每一像素布置到一行(例如，行R1到Ry)及一列(例如，列C1到Cx)中以采集对象(例如人、地点或物体)的图像数据，接着可使用所述图像数据呈现人、地点或物体的2D图像。
在每一像素已采集其图像数据或图像电荷之后，所述图像数据由读出电路系统108读出且转移到功能逻辑112。读出电路系统108可包含放大电路系统、模/数(“ADC”)转换电路系统及/或其它电路系统。功能逻辑112可存储所述图像数据或甚至通过应用后图像效应(例如，剪裁、旋转、移除红眼、调整亮度、调整对比度或其它后图像效应)来操控所述图像数据。此功能逻辑112可由一或多个逻辑元件(例如，特殊应用集成电路(ASIC))来实施。控制电路系统116耦合到像素阵列104以控制像素阵列104的操作特性。在一个非限制性实例中，控制电路系统116可经耦合以产生用于控制每一像素(例如，P1、P2、P3、…Pn)的图像采集的全域快门信号。在实例中，所述全域快门信号同时使得像素阵列104内的所有像素能够在单个采集窗口期间同时从每一相应的光电检测器转移图像电荷。控制电路系统116可控制像素阵列104的其它操作特性。
半导体装置(例如，图1的CIS 100)可被实施成堆叠芯片架构，其中第一半导体裸片堆叠在第二半导体裸片的顶部上且接合到所述第二半导体裸片。可通过例如有源像素阵列中的氧化物表面层级微接合件来接合第一半导体裸片与第二半导体裸片。可通过在外框架中同时达成金属对金属接触及介电质对介电质接触的混合接合来接合第一半导体裸片与第二半导体裸片。堆叠芯片架构可有利于减小半导体装置的形状因数且能够具有额外特征，例如准许针对光电二极管使用更大的光电二极管裸片面积，且优化用于光电二极管的第一裸片的处理及材料，同时优化用于支持电路系统的第二裸片的处理。
图2A到2B图解说明根据本发明教示的具有堆叠芯片架构的CIS 200。CIS 200包含堆叠在逻辑裸片208的顶部上的像素裸片204。在一个实例中，像素裸片204包含与图1的像素阵列104类似的CIS像素阵列，且还可包含其它电路系统。在一个实例中，逻辑裸片208包含：读出电路系统，其与图1的读出电路系统108类似；以及多个逻辑元件，其具有与图1的功能逻辑112类似的功能逻辑。在一些实施例中，逻辑裸片208还可包括控制电路系统，例如图1的控制电路系统116。为便于理解CIS 200的独创性方面，图2A到2B不展示像素阵列、读出电路系统、功能逻辑及控制电路系统以免使本发明教示模糊。然而，应理解，像素裸片204及逻辑裸片208可包含这些元件。在一些实施例中，像素裸片及逻辑裸片中的每一者可每一包含额外电路系统。
图2B展示图2A的CIS 200的部分分解图，其中为清晰起见将像素裸片204从逻辑裸片208分解出来。像素裸片204具有光接收侧212，光接收侧212在使用时面向像素阵列将捕获的对象(例如，人、地点或物体)。像素裸片204还具有与光接收侧212相对的像素接合侧216。逻辑裸片208具有面向像素裸片204的像素接合侧216的逻辑接合侧220。多个外接合件224(例如，224a)在CIS 200的外区226周围将像素裸片204接合到逻辑裸片208，CIS200的外区226包含像素裸片204的外区及逻辑裸片208的外区，以使得外接合件224环绕CIS 200的内区228，CIS 200的内区228包含像素裸片204的内区及逻辑裸片208的内区。在实施例中，内区228囊括在像素裸片204上的像素阵列。在所图解说明的实施例中，每一外接合件224是同时达成像素裸片204与逻辑裸片208之间的金属对金属接触及介电质对介电质接触的混合接合件。在其它实施例中，外接合件224可包含一或多种不同的接合类型。具有混合外接合件224的CIS可被称为混合接合图像传感器或者混合接合CIS。
图2C展示图2A的CIS 200的沿着穿过包含外接合件224a的外接合件224的横截面线2C的部分示意性横截面图，以展示CIS 200的其它方面。每一外接合件224具有至少约1μm(例如，至少约2μm)或者约1μm到约3μm的接合高度HB。在实施例中，接合高度H为约1μm。在另一实施例中，接合高度HB为约2μm。为清晰起见，接合高度HB是像素裸片204与逻辑裸片208之间的距离。可看到，邻近的外接合件224(例如，224b)被空气通道232分隔开。如图4中所展示，空气通道232(例如，232b及232c)流体连接到像素裸片204与逻辑裸片208之间的气隙248。气隙将在下文予以详细描述。返回到图3，每一空气通道232具有约150μm到约2000μm的宽度。在使用时，每一空气通道232达成与CIS200的内区228的空气交换(或其它气体)，从而从内区228移除热能。在一些实施例中，每一空气通道232流体连接到气隙。
返回到图2A到2B，像素裸片204包含安置在像素裸片204的像素接合侧216上的像素氧化物阵列236。类似地，逻辑裸片208包含安置在逻辑裸片208的逻辑接合侧220上的逻辑氧化物阵列240。像素氧化物阵列236及逻辑氧化物阵列240经配置以在像素裸片204与逻辑裸片208之间的多个内接合件244(例如，244a、244b、244c)处彼此介接。同时，所述多个内接合件244支撑位于逻辑裸片208顶部上的像素裸片204，且相对于逻辑裸片208固定像素裸片204的x方向、y方向及z方向位点。此外，内接合件244的位置及大小影响像素氧化物阵列236及逻辑氧化物阵列240的热特性。
通过将像素裸片204与逻辑裸片208分隔开，像素氧化物阵列236及逻辑氧化物阵列240便于从像素裸片204与逻辑裸片208之间排出热能。确切来说，像素氧化物阵列236与逻辑氧化物阵列240部分地界定像素裸片204与逻辑裸片208之间的多个流体连接气隙248(例如，图2A中所展示的248a、248b及248c)。有利地，这些流体连接气隙248限制热量从逻辑裸片204到像素裸片208的转移，且下文加以详细描述。
参考图3，像素氧化物阵列236至少部分地由延伸远离像素裸片204的多个浮凸像素氧化物特征252(例如，252a及252b)形成。在所图解说明的实施例中，浮凸像素氧化物特征252形成具有多个像素氧化物顶点的栅格，但在其它实施例中，浮凸像素氧化物特征形成非栅格形状(例如，“岛状区”或“条带”，如下文分别关于图6到7所描述)。在所有实施例中，浮凸像素氧化物特征252可通过蚀刻工艺、沉积工艺或另一工艺形成。下文描述用于形成浮凸像素氧化物特征252的示范性工艺。
每一浮凸像素氧化物特征延伸远离像素裸片204达约0.25μm到约1.75μm的高度Hp。在实施例中，每一浮凸像素氧化物特征252具有约0.5μm的高度Hp，已发现所述高度Hp在浮凸像素氧化物特征252与下文所描述的逻辑氧化物裸片接合时在像素裸片204与氧化物裸片208之间提供有利的间隔水平。每一浮凸像素氧化物特征252具有约2.0μm到约5.0μm的宽度Wp。在实施例中，每一浮凸像素氧化物特征252具有约3.0μm的宽度Wp，此宽度Wp提供有效的机械强度及应力水平而不会对像素裸片204与逻辑裸片208之间的绝缘造成过度不利的效应。
在一些实施例中，不同浮凸像素氧化物特征252可跨越像素裸片204及/或相对于下文所描述的逻辑氧化物阵列240的特征而具有不同高度Hp、宽度Wp及/或其它尺寸。邻近浮凸像素氧化物特征252间隔开间距Pp，所述间距Pp可处于约10μm到约50μm的范围中。在一个实施例中，邻近的浮凸像素氧化物特征252在x方向及y方向两者上具有33μm的间距，此产生有效地绝缘像素裸片204与逻辑裸片208的气隙(下文描述)。在一些实施例中，x方向间距Pp可与y方向间距Pp不同。在一些实施例中，间距Pp可跨越像素裸片204而有所变化。
与像素氧化物阵列236类似，逻辑氧化物阵列240由延伸远离逻辑裸片208达约0.25μm到约1.75μm的高度Hl的多个浮凸逻辑氧化物特征256(例如，256a及256b)形成(图3中未展示)。在所图解说明的实施例中，浮凸逻辑氧化物特征256形成具有多个逻辑氧化物顶点的栅格，但在其它实施例中，浮凸逻辑氧化物特征形成非栅格形状。在所图解说明的实施例中，浮凸逻辑氧化物特征256也形成环绕栅格且为像素氧化物阵列提供基底的外框架(其中图2A中存在240个点)。一些实施例可不包含外框架。浮凸逻辑氧化物特征256可通过蚀刻工艺、沉积工艺或另一工艺形成。下文描述用于形成浮凸逻辑氧化物特征256的示范性工艺。在实施例中，每一浮凸逻辑氧化物特征256具有约0.5μm的高度Hl。每一浮凸逻辑氧化物特征256具有约2.0μm到约5.0μm的宽度Wl。在实施例中，每一浮凸逻辑氧化物特征256具有约3.0μm的宽度Wl。在一些实施例中，不同的浮凸逻辑氧化物特征256可跨越逻辑裸片208及/或相对于像素氧化物阵列236的特征而具有不同的高度Hl、宽度Wl及/或其它尺寸。邻近的浮凸逻辑氧化物特征256间隔开达间距Pl，间距Pl可处于约10μm到约50μm的范围中。在一个实施例中，邻近浮凸逻辑氧化物特征256在x方向及y方向两者上均具有33μm的间距。在一些实施例中，x方向间距Pl可与y方向间距Pl不同。在一些实施例中，间距Pl可跨越逻辑裸片208而有所变化。上文关于浮凸像素氧化物特征的具体尺寸所描述的优点中的任一者也适用于具有这些尺寸的浮凸逻辑氧化物特征。
仍参考图3，像素裸片204、逻辑裸片208、像素氧化物阵列236及逻辑氧化物阵列240至少部分地界定多个流体连接气隙248(例如，248d及248e)。每一气隙248是像素裸片204与逻辑裸片208之间的空隙。邻近气隙248在x方向及y方向上被浮凸像素氧化物特征252及浮凸逻辑氧化物特征256分隔开。在一定意义上，每一气隙248在z方向上从像素裸片204延伸到逻辑裸片208，且因此具有深度G＝Hp+Hl。在另一意义上，每一气隙248可被视为像素裸片204或逻辑裸片208所特有，且因此具有z方向深度Hp或Hl。在第一种意义上考虑(即，G＝Hp+Hl)，每一气隙具有至少约1μm、约1μm、约2μm、至少约2μm或约1μm到约3μm的深度G。在一些实施例中，气隙248不具有一致的深度G。在一些实施例中，所述多个气隙包含两个或多于两个具有不同深度G的气隙。为清晰起见，本发明涉及多个气隙248以便于理解。由于每一气隙248係流体连接的，因此所述多个气隙248可被视为被浮凸像素氧化物特征252及浮凸逻辑氧化物特征256至少部分地划分开的具有多个不同区域的单个气隙。
每一气隙248是像素裸片204与逻辑裸片208之间的热绝缘体。确切来说，由于与氧化物、金属及其它固体相比空气具有相对低的热传导率(例如在400K及大气压下，为约33.5mW/mK)，因此每一气隙248内的空间限制热能从逻辑裸片208到像素裸片204的传导。尽管本发明通篇利用术语“气隙”，但本文中描述的本发明结构本质上并不仅限于填充有空气的气隙。在一些实施例中，一或多个气隙248内可存在真空。在一些实施例中，非空气气体(例如，惰性气体)可占据一或多个气隙248。
参考图4，由于每一气隙248经由一或多个其它流体连接气隙248及/或空气通道232流体连接到外部散热片S(例如，环境空气)，因此每一气隙248(例如，248f到248j)允许对流以从CIS 200移除热能。气隙248位于像素氧化物阵列236及逻辑氧化物阵列240内，空气通道232位于邻近的外接合件224之间。在所图解说明的实施例中，空气通道232位于CIS200的外区226中，而气隙248位于CIS 200的内区228中。在所图解说明的实施例中，流体连接气隙248经由空气通道232b及232c流体连接到散热片S。线F表示穿过气隙248到散热片S的流体流动路径。在所图解说明的实施例中，流体连接在至少两个方向上延伸穿过像素氧化物阵列236及逻辑氧化物阵列240：跨越页面(即，流体流动路径F)及到页面中。因此，本发明的堆叠芯片架构利用传导及对流两者来限制热量从逻辑芯片208到像素芯片204转移。
图5展示根据本发明的具有堆叠芯片架构的CIS 200的俯视示意图。CIS 200具有像素氧化物阵列236及逻辑氧化物阵列240以及多个气隙248(例如，气隙248k)。在所图解说明的实施例中，气隙248k(形成在像素氧化物阵列236内)流体连接到形成在逻辑氧化物阵列240内的至少四个分离且紧邻的气隙248。如上文所论述，气隙248的优点涉及与氧化物及其它固体相比，空气(或像素裸片204与逻辑裸片208之间的其它气态物质/真空)的热传导率较低。因此，本发明结构限制逻辑裸片208与像素裸片204之间热量转移的能力与内接合件重叠面积(即，内接合件244的面积之和)反相关。内接合件重叠面积是可使热能从逻辑裸片208经由固体内接合件244传导到像素裸片204的面积。
为限制从逻辑裸片208到像素204的热传导，可减小内接合件重叠面积。为减小内接合件重叠面积，可减小以下变量中的一或多者：浮凸像素氧化物特征宽度Wp及浮凸逻辑氧化物特征宽度Wl。另外或另一选择为，为减小内接合件重叠面积，可增大以下变量中的一或多者：浮凸像素氧化物特征间距Pp及浮凸逻辑氧化物特征间距Pl。举例来说，增大浮凸像素氧化物特征间距Pp可使像素氧化物阵列中的浮凸像素氧化物特征252变少，从而减小内接合件重叠面积。同样地，增大浮凸逻辑氧化物特征间距Pl可使像素氧化物阵列中的浮凸逻辑氧化物特征256变少。在实施例中，Pp及Pl各自为33μm，且WP及Wl中的每一者为约3μm。
还可使像素氧化物阵列236相对于逻辑氧化物阵列240偏移来减小内接合件重叠面积。具体来说，像素氧化物阵列236可相对于逻辑氧化物阵列240沿着偏移向量O偏移，偏移向量O具有偏移长度L及偏移角α。偏移长度L可由x分量(Vx)及y分量(Vy)表示。因此，
Vx及Vy可各自处于从约0.1Pp(或0.1Pl)到约0.9Pp(或0.9Pl)的范围中。类似地，偏移长度L可处于从约0.1Pp(或0.1Pl)到约0.9Pp(或0.9Pl)的范围中。举例来说，偏移长度L可处于约0.25Pp(或0.25Pl)到约0.75Pp(或0.75Pl)的范围中，例如约0.5Pp(或0.5Pl)。偏移角α可处于从约15°到约75°的范围中。在图5的非限制实施例中，偏移向量V具有二分之一间距的移位，即Vx＝0.5Pp且Vy＝0.5Pp。因此，偏移角α＝45°。此布置有利于将内接合件重叠面积减小到像素氧化物阵列236与逻辑氧化物阵列240相交的面积(例如，在内接合件244处)。前述实例是非限制的，且其它实施例可具有不同的属性，包含不同的Vx、Vy及/或α。在具有给定WP、Wl、Pp及Pl的任何实施例中，像素氧化物阵列236可相对于逻辑氧化物阵列240偏移以将内接合件重叠面积减小或最小化。
图6展示根据本发明教示的具有堆叠芯片架构的另一图像传感器600的俯视示意图。图像传感器600具有像素氧化物阵列604及逻辑氧化物阵列608，像素氧化物阵列604及逻辑氧化物阵列608分别类似于上文所描述的像素氧化物阵列236及逻辑氧化物阵列240。像素氧化物阵列604包含多个浮凸像素氧化物特征612。逻辑氧化物阵列608包含多个浮凸逻辑氧化物特征616。如上文所述，浮凸像素氧化物特征及浮凸逻辑氧化物特征可形成非栅格形状。在此实施例中，浮凸像素氧化物特征612形成多个垂直“条带”。同样地，浮凸逻辑氧化物特征616形成多个水平“条带”。此配置减小内接合件620的数目，此有利于减小内接合件重叠面积以改进像素裸片与逻辑裸片之间的绝缘。
图7展示根据本发明教示的具有堆叠芯片架构的另一图像传感器700的俯视示意图。图像传感器700具有与上文所描述的像素氧化物阵列236类似的像素氧化物阵列704。图像传感器700还具有位于像素氧化物阵列704后方的逻辑氧化物阵列。与其它实施例一样，像素氧化物阵列704及逻辑氧化物阵列分别包含多个浮凸像素氧化物特征712及多个浮凸逻辑氧化物特征。在此实施例中，浮凸像素氧化物特征712及浮凸逻辑氧化物特征形成具有便于流体流动的圆形形状的多个“岛状区”。每一像素氧化物岛状区(例如，由浮凸像素氧化物特征712形成)与逻辑氧化物岛状区形成内接合件720。每一岛状区具有约2μm到约5μm的直径δ，且与邻近的岛状区间隔开达约10μm到约50μm的间距P。由于像素氧化物阵列704及逻辑氧化物阵列对流体流(例如，如箭头F所展示)的阻碍减小，因此此配置便于从图像传感器700的对流热量转移。因此，空气更容易流过气隙724及空气通道728。在一些实施例中，所述多个岛状区包含具有两个或多于两个不同直径δ的岛状区。在一些实施例中，所述多个岛状区包含具有两个或多于两个不同形状(例如，正方形、卵形、圆形或其它形状)的岛状区。在一些实施例中，所述多个岛状区包含间隔开达两个或多于两个不同间距P的岛状区。因此，可基于图像传感器700中的一或多个热量源的位置优化岛状区的大小及位置。
图8展示制备具有上文所描述的像素氧化物阵列的像素裸片及具有上文所描述的逻辑氧化物阵列的逻辑裸片的一种非限制方法，其中像素氧化物阵列及逻辑氧化物阵列形成像素裸片与逻辑裸片之间的多个内接合件。可在制备逻辑裸片之前、与制备逻辑裸片同时地或在制备逻辑裸片之后制备像素裸片。
为制备像素氧化物阵列，提供在接合侧上具有氧化物层的像素裸片。在步骤800处，接着在接合侧上对像素裸片的内区应用掩模，所述掩模具有将形成的像素氧化物阵列的负性轮廓。换句话说，掩模覆盖氧化物的将形成浮凸像素氧化物特征的部分。因此，掩模可界定浮凸像素氧化物特征的特性，包含大小、位置及间隔。在实施例中，掩模界定Wp及Pp。在实施例中，掩模界定δp及PIsland。在步骤804处，接着利用一或多种蚀刻剂及蚀刻步骤来在像素裸片的氧化物层中蚀刻出多个凹槽，所述凹槽对应于未被掩模覆盖的区域。可将凹槽蚀刻到深度Hp。在步骤808处，在蚀刻之后，从像素裸片移除掩模。
类似地，制备逻辑氧化物阵列需要与像素氧化物阵列类似的工艺。提供在接合侧上具有氧化物层的逻辑裸片。在步骤812处，接着在接合侧上对逻辑裸片的内区应用掩模，所述掩模具有将形成的逻辑氧化物阵列的负性轮廓。因此，掩模可界定浮凸逻辑氧化物特征的特性，包含大小、位置及间隔。在实施例中，掩模界定Wl及Pl。在实施例中，掩模界定δl。在步骤816处，接着利用一或多种蚀刻剂及蚀刻步骤来在逻辑裸片的氧化物层中蚀刻出多个凹槽，凹槽对应于未被掩模覆盖的区域。可将所述凹槽蚀刻到深度Hl。在步骤820处，在蚀刻之后，从逻辑裸片移除掩模。
在步骤824处，接着将像素氧化物阵列及逻辑氧化物阵列接合在一起以形成上文所描述的多个内接合件，以使得蚀刻到像素裸片的氧化物层中的每一凹槽流体连接到蚀刻到逻辑裸片的氧化物层中的至少一个凹槽，且反之亦然。因此，所述方法产生具有堆叠架构的半导体装置，其中多个流体连接气隙将逻辑裸片与像素裸片分隔开。在实施例中，将像素氧化物阵列接合到逻辑氧化物阵列会在a)多个邻近的外接合件之间的空气通道与b)所述多个气隙之间建立流体连接。在实施例中，所述方法包含利用掩蔽逻辑氧化物阵列(或像素氧化物阵列)及多个邻近的外接合件之间的空气通道两者的掩模。
前述工艺描述制备像素氧化物阵列与逻辑氧化物阵列之间的所述多个内接合件以形成多个流体连接气隙所需的步骤。前述工艺并不旨在将半导体形成工艺限制于仅仅这些步骤。而是，一或多个额外及任选的处理步骤可继续进行，或者在上文所描述的步骤中的任一者之后。
与已知堆叠芯片架构(包含在裸片之间及跨越裸片具有均匀的氧化物接触的堆叠芯片架构及裸片之间包含金属层的堆叠芯片架构)相比，本发明的创新性堆叠芯片架构能明显地减少逻辑裸片(热量源)与像素裸片之间的热量转移。此减少的热量转移有利于减轻暗图像不均匀性(DINU)。
图9A图解说明被构造成不具有本发明所教示的多个流体连接气隙的图像传感器的热模拟。附录A-1通过色彩展示图9A以供参考。所述模拟展示通过均匀的氧化物层908接合在一起的逻辑裸片900与像素裸片904之间(及跨越逻辑裸片900与像素裸片904)的温度变化。热量源912位于模拟的中间左侧中的逻辑芯片900上。因此，在热量源912处温度最高，即～380K。由于热能从热量源912传导到像素裸片904，像素裸片904的温度从最靠近热量源912处的～345K(周围环境温度333K高出12K)到约～343K变化。距热量源100μm处的温度是337.5K；换句话说，ΔT＝7.5K。
图9B图解说明被构造成逻辑裸片900与像素裸片904之间存在本发明所教示的气隙916的图像传感器的热模拟。附录A-2通过色彩展示图9B以供参考。在此实施例中，跨越像素裸片904氧化物层是不均匀的。确切来说，氧化物层包含被气隙916分隔开的两个浮凸氧化物特征908a、908b。从与图9A相比像素裸片904的较暗色彩变化可看到，整个像素裸片904上的温度明显比在图9A的模拟中低。确切来说，除靠近热量源912的极为隔离位置中之外，像素裸片904的温度一般不超过～337K(比周围温度333K高4K)，改进了67％。换句话说，ΔT＝2.1K–降低了70％。
暗图像不均匀性(DINU)随暗电流(DC)而变化，当温度降低时，所述暗图像不均匀性以非线性(指数)关系减小。因此，像素裸片904上相对小的温度降低即会使得DC及DINU指数性减小。因此，与图9A所模拟的图像传感器相比，图9B中所模拟的图像传感器将整个像素裸片904的DINU减小达大约70％。DINU的此显著减小是由于将像素裸片904与热量源912绝缘的气隙916。因此，本发明的图像传感器的性能明显地优于已知的图像传感器。
本发明所图解说明实例的以上说明(包含发明摘要中所描述内容在内)不旨在具穷尽性或将本发明限制于所揭示的精确形式。虽然本文中出于说明目的而描述本发明的具体实例，但所属领域的技术人员将认识到，可在本发明的范围内做出各种修改。
可鉴于以上详细说明对本发明做出这些修改。随附权利要求书中所使用的术语不应被理解为将本发明限制于本说明书中所揭示的具体实例。而是，本发明的范围将完全由所附权利要求书来确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。
Claims (20)
1.一种图像传感器，其包括：
逻辑裸片，其具有：
功能逻辑元件，其安置在所述逻辑裸片的接合侧上；及
浮凸逻辑氧化物特征的逻辑氧化物阵列，其安置在所述逻辑裸片的所述接合侧上；
像素裸片，其堆叠在所述逻辑裸片的顶部上，所述像素裸片具有：
像素阵列，其安置在所述像素裸片的光接收侧上；及
浮凸像素氧化物特征的像素氧化物阵列，其安置在所述像素裸片的接合侧上；
多个外接合件，其安置在所述逻辑裸片的外区与所述像素裸片的外区之间；以及
多个内接合件，其在所述图像传感器的内区处形成在所述像素氧化物阵列与所述逻辑氧化物阵列之间，所述内接合件被在所述逻辑裸片与所述像素裸片之间延伸的多个流体连接气隙间隔开。
2.根据权利要求1所述的图像传感器，其中所述浮凸逻辑氧化物特征形成逻辑氧化物栅格，且所述浮凸像素氧化物特征形成像素氧化物栅格，所述像素氧化物栅格与所述逻辑氧化物栅格重叠达内接合件重叠量。
3.根据权利要求1所述的图像传感器，其中所述浮凸逻辑氧化物特征从所述浮凸像素氧化物特征偏移以减小内接合件重叠量。
4.根据权利要求2所述的图像传感器，其中每一浮凸像素氧化物特征及每一浮凸逻辑氧化物特征具有介于约2μm到约5μm之间的宽度W。
5.根据权利要求2所述的图像传感器，其中邻近的浮凸像素氧化物特征间隔开达约10μm到约50μm的间距P，且从所述浮凸逻辑氧化物特征偏移。
6.根据权利要求5所述的图像传感器，其中所述浮凸像素氧化物特征相对于所述浮凸逻辑氧化物特征偏移达约15度到约75度的偏移角α。
7.根据权利要求6所述的图像传感器，其中所述浮凸像素氧化物特征相对于所述浮凸逻辑氧化物特征偏移达是所述间距P的约25％到所述间距P的约75％的偏移长度L。
8.根据权利要求1所述的图像传感器，其中每一流体连接气隙具有在所述逻辑裸片到所述像素裸片之间测量的约1μm到约3μm的深度G。
9.根据权利要求8所述的图像传感器，其中深度G是从所述逻辑裸片到所述像素裸片进行测量的。
10.根据权利要求8所述的图像传感器，其中每一浮凸逻辑氧化物元件具有第一高度，且每一浮凸像素氧化物元件具有第二高度，所述第一高度与所述第二高度的和等于所述深度G。
11.根据权利要求1所述的图像传感器，其中所述多个流体连接气隙经配置以限制热能从所述逻辑裸片到所述像素裸片的传导，且准许穿过所述多个流体连接气隙的对流。
12.根据权利要求1所述的图像传感器，其中每一气隙与位于邻近的外接合件之间的至少一个空气通道流体连接，所述至少一个空气通道具有约150μm到约2000μm的宽度。
13.根据权利要求1所述的图像传感器，
其中每一流体连接气隙具有在所述逻辑裸片与所述像素裸片之间测量的约1μm到约3μm的深度G，每一流体连接气隙与位于邻近的外接合件之间的至少一个空气通道流体连接，所述至少一个空气通道具有约150μm到约2000μm的宽度，
其中每一浮凸逻辑氧化物特征及每一浮凸像素氧化物特征具有约2μm到约5μm的宽度W，邻近的浮凸像素氧化物特征间隔开达约10μm到约50μm的间距P，且邻近的浮凸逻辑氧化物特征间隔开达间距P，且
其中所述浮凸像素氧化物特征从所述浮凸逻辑氧化物特征偏移达约15度到约75度的偏移角α且达是所述间距P的约25％到所述间距P的约75％的偏移长度L。
14.根据权利要求1所述的图像传感器，其中所述浮凸逻辑氧化物特征包括多个逻辑氧化物岛状区，且所述浮凸像素氧化物特征包括多个像素氧化物岛状区，其中每一逻辑氧化物岛状区与一个像素氧化物岛状区接合。
15.根据权利要求1所述的图像传感器，其中所述浮凸逻辑氧化物特征包括多个逻辑氧化物条带，且所述浮凸像素氧化物特征包括多个像素氧化物条带，其中逻辑氧化物条带均不在与任何像素氧化物条带相同的方向上延伸。
16.根据权利要求1所述的图像传感器，其中所述像素裸片的所述内区囊括所述像素阵列。
17.一种在逻辑裸片与像素裸片之间形成多个流体连接气隙的方法，其包括：
掩蔽在所述逻辑裸片的氧化物层的内区上的逻辑氧化物阵列；
在所述逻辑裸片的所述氧化物层中蚀刻出第一多个凹槽，所述第一多个凹槽位于所述逻辑氧化物阵列内；
在蚀刻出所述第一多个凹槽之后，露出所述逻辑氧化物阵列；
掩蔽在所述像素裸片的氧化物层的内区上的像素氧化物阵列；
在所述像素裸片的所述氧化物层中蚀刻出第二多个凹槽，所述第二多个凹槽位于所述像素氧化物阵列内；
在蚀刻出所述第二多个凹槽之后，露出所述像素氧化物阵列；及
将所述逻辑氧化物阵列接合到所述像素氧化物阵列而成为堆叠配置，以使得所述第一多个凹槽中的每一凹槽与所述第二多个凹槽中的至少一个凹槽流体连接。
18.根据权利要求17所述的方法，其中将所述逻辑氧化物阵列接合到所述像素氧化物阵列会在a)位于多个邻近的外接合件之间的空气通道与b)所述多个流体连接气隙之间建立流体连接。
19.根据权利要求17所述的方法，其中掩蔽所述逻辑氧化物阵列利用掩蔽所述逻辑氧化物阵列及位于所述逻辑裸片的多个邻近的外接合件之间的空气通道的掩模。
20.根据权利要求17所述的方法，其中掩蔽所述像素氧化物阵列利用掩蔽所述像素氧化物阵列及位于所述像素裸片的多个邻近的外接合件之间的空气通道的掩模。
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