JP7211540B2 - 配線基板及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 45
- 239000004020 conductor Substances 0.000 claims description 553
- 239000000758 substrate Substances 0.000 claims description 207
- 229910052710 silicon Inorganic materials 0.000 claims description 205
- 239000010703 silicon Substances 0.000 claims description 205
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 204
- 238000007747 plating Methods 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 30
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 47
- 239000010949 copper Substances 0.000 description 14
- 230000008878 coupling Effects 0.000 description 14
- 238000010168 coupling process Methods 0.000 description 14
- 238000005859 coupling reaction Methods 0.000 description 14
- 238000005530 etching Methods 0.000 description 13
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 230000001939 inductive effect Effects 0.000 description 6
- 230000005672 electromagnetic field Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 239000000523 sample Substances 0.000 description 5
- 238000004904 shortening Methods 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000002788 crimping Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/80—Constructional details
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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Description
本開示の実施形態の説明に先立って、本開示にかかる実施の形態の概要について説明する。図1は、超伝導回路装置1を示す図である。図1は、超伝導回路装置1の側面から見た断面図である。超伝導回路装置1は、例えば、量子計算機である。超伝導回路装置1は、超伝導回路実装構造2と、読み出し部3と、制御部4とを有する。超伝導回路実装構造2は、量子回路チップ20と、シリコン基板40とを有する。量子回路チップ20と、シリコン基板40とは、フリップチップ接続によって接続されている。
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
次に、実施の形態2について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態2は、外部導体の形状が実施の形態1にかかるものと異なる点で、実施の形態1と異なる。
次に、実施の形態3について説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。実施の形態3は、外部導体の形状が実施の形態1及び実施の形態2にかかるものと異なる点で、実施の形態1及び実施の形態2と異なる。
(H’-Ha)≦Hb<H1 ・・・(1)
つまり、外部導体用穴241(第1の外部導体用穴)の深さHaと外部導体用穴242(第2の外部導体用穴)の深さHbとの合計は、シリコン基板40の厚さH’以上である。
図31は、本実施の形態にかかる配線基板50の製造方法を示すフローチャートである。まず、電気抵抗率が1000Ω・cm以上であるシリコンで形成されたシリコン基板40の表面40a(第1の面)を表面加工することによって、中心導体のための非貫通穴を形成する(ステップS102)。この工程は、図5及び図22に対応する。次に、めっきによって非貫通穴に導体を充填することで、中心導体を形成する(ステップS104)。この工程は、図6~図7及び図24~図25に対応する。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述したフローチャートの各ステップの処理の1つ以上は、省略され得る。また、上述したフローチャートの各ステップの順序は、適宜、変更可能である。また、上述した各ステップは、他のステップと同時に実行されてもよい。例えば、図31に示したフローチャートにおいて、S106~S108の処理を、S102~S104の処理と同時に行ってもよい。あるいは、S106の処理を、S104の処理の前に実行してもよい。
(付記1)
電気抵抗率が1000Ω・cm以上であるシリコンで形成されたシリコン基板と、
前記シリコン基板に形成された貫通電極と
を有し、
前記貫通電極は、前記シリコン基板を貫通する中心導体と、前記中心導体の周囲に形成された外部導体とによって形成されており、
前記中心導体と前記外部導体との間は、前記シリコン基板によって電気的に絶縁されている、
配線基板。
(付記2)
前記外部導体の幅は、前記中心導体の外形寸法の0.5倍以下である、
付記1に記載の配線基板。
(付記3)
前記外部導体は、前記中心導体の周囲を連続した環状となるように囲むように形成されている、
付記1又は2に記載の配線基板。
(付記4)
前記外部導体は、前記中心導体の周囲を一部が切り欠かれた環状となるように囲むように形成されている、
付記1又は2に記載の配線基板。
(付記5)
前記外部導体の切り欠かれた箇所の離間距離が、前記中心導体の径以下である、
付記4に記載の配線基板。
(付記6)
前記外部導体は、前記シリコン基板の厚さ方向に連続した形状となるように形成されている、
付記1~5のいずれか一項に記載の配線基板。
(付記7)
前記外部導体は、前記シリコン基板の第1の面の側に形成された第1の外部導体部分と、前記シリコン基板の前記第1の面とは反対側の面である第2の面に形成され、前記第1の外部導体部分と電気的に接続された第2の外部導体部分とを有し、
前記第1の外部導体部分は、前記中心導体の周囲を第1の位置で一部が切り欠かれた環状となるように囲むように形成されており、
前記第2の外部導体部分は、前記中心導体の周囲を第2の位置で一部が切り欠かれた環状となるように囲むように形成されており、
前記中心導体に対する前記第1の位置が、前記中心導体に対する前記第2の位置と異なる、
付記1又は2に記載の配線基板。
(付記8)
前記外部導体は、前記第1の外部導体部分と前記第2の外部導体部分との間に、前記中心導体の周囲を連続した環状となるように囲むように形成された第3の外部導体部分をさらに有する
付記7に記載の配線基板。
(付記9)
電気抵抗率が1000Ω・cm以上であるシリコンで形成されたシリコン基板の第1の面を表面加工することによって、貫通電極の中心導体のための非貫通穴を形成し、
めっきによって前記非貫通穴に導体を充填することで、前記中心導体を形成し、
前記シリコン基板の前記第1の面とは反対側の面である第2の面を少なくとも表面加工することにより、前記中心導体の周囲に前記貫通電極の外部導体のための穴である少なくとも1つの外部導体用穴を形成し、
めっきによって前記外部導体用穴に導体を充填することで、前記外部導体を形成し、
前記第2の面において前記中心導体が露出するように、前記第2の面を表面加工する、
配線基板の製造方法。
(付記10)
前記第1の面にめっきを施すことで、前記非貫通穴に導体を充填して前記中心導体を形成するとともに、前記第1の面における前記中心導体の周囲に、導体膜を形成する、
付記9に記載の配線基板の製造方法。
(付記11)
前記導体膜に対して表面加工を施すことにより、前記第1の面における前記中心導体の電極を形成し、前記第1の面における前記中心導体の周囲にグラウンドプレーンを形成する、
付記10に記載の配線基板の製造方法。
(付記12)
前記外部導体用穴を、前記第2の面から、前記第1の面に形成された前記グラウンドプレーンに到達するまで形成し、
前記グラウンドプレーンを電極に接続して、めっきによって前記外部導体用穴に導体を充填することで、前記外部導体を、前記中心導体の周囲を連続した又は一部が切り欠かれた環状となるように囲むように形成する、
付記11に記載の配線基板の製造方法。
(付記13)
前記外部導体用穴を、前記第2の面から前記第1の面に形成された前記グラウンドプレーンに到達するまで形成し、
前記グラウンドプレーンを電極に接続して、めっきによって前記外部導体用穴に導体を充填することで、前記外部導体を、前記シリコン基板の厚さ方向に連続した形状となるように、形成する、
付記11又は12に記載の配線基板の製造方法。
(付記14)
前記第1の面に表面加工を施すことにより、前記外部導体のための穴であって、前記非貫通穴の深さよりも浅い深さであり、前記第1の面から見てC字形状となるような第1の外部導体用穴を、前記非貫通穴の周囲に形成し、
前記第1の面にめっきを施すことによって、前記非貫通穴に導体を充填することで前記中心導体を形成し、前記第1の外部導体用穴に導体を充填することで第1の位置で一部が切り欠かれた環状となるように前記中心導体を囲むように、前記外部導体の部分となる第1の外部導体部分を形成する、
付記9に記載の配線基板の製造方法。
(付記15)
前記第1の面に前記非貫通穴及び前記第1の外部導体用穴が形成された状態で、前記第1の面に第1のシード層を形成し、
前記第1のシード層を電極に接続して前記第1のシード層にめっきを施すことにより、前記中心導体及び前記第1の外部導体部分を形成する、
付記14に記載の配線基板の製造方法。
(付記16)
前記第2の面に表面加工を施すことにより、前記外部導体のための穴であって、前記非貫通穴よりも浅い深さであり、前記第2の面から見てC字形状となるような第2の外部導体用穴を、前記中心導体の周囲に形成し、
前記第2の面にめっきを施すことによって、前記第2の外部導体用穴に導体を充填することで、前記中心導体に対する位置が前記第1の位置と異なる第2の位置で一部が切り欠かれた環状となるように前記中心導体を囲むように、前記外部導体の部分となる第2の外部導体部分を形成する、
付記15に記載の配線基板の製造方法。
(付記17)
前記第2の面に前記第2の外部導体用穴が形成された状態で、前記第2の面に第2のシード層を形成し、
前記第2のシード層を電極に接続して前記第2のシード層にめっきを施すことにより、前記第2の外部導体部分を形成する、
付記16に記載の配線基板の製造方法。
(付記18)
前記第1の外部導体用穴の深さと前記第2の外部導体用穴の深さとの合計は、前記シリコン基板の厚さ以上である、
付記16又は17に記載の配線基板の製造方法。
2 超伝導回路実装構造
3 読み出し部
4 制御部
10 バンプ
12 キャパシティブ結合
14 インダクティブ結合
20 量子回路チップ
22 量子回路
24 電極
30 配線
40 シリコン基板
40a 表面
40b 裏面
42,44,46,48 電極
50 配線基板
100 貫通電極
102 絶縁層
110 中心導体
120,130,140 外部導体
132,142A,142B 切欠部
140a,140b,140c 外部導体部分
200,250 シード層
201,230,251 導体膜
202 パッド
204 グラウンドプレーン
210 非貫通穴
220,241,242 外部導体用穴
Claims (10)
- 電気抵抗率が1000Ω・cm以上であるシリコンで形成されたシリコン基板と、
前記シリコン基板に形成された貫通電極と
を有し、
前記貫通電極は、前記シリコン基板を貫通する中心導体と、前記中心導体の周囲に形成された外部導体とによって形成されており、
前記中心導体と前記外部導体との間は、前記シリコン基板によって電気的に絶縁されている、
配線基板。 - 前記外部導体の幅は、前記中心導体の外形寸法の0.5倍以下である、
請求項1に記載の配線基板。 - 前記外部導体は、前記中心導体の周囲を連続した環状となるように囲むように形成されている、
請求項1又は2に記載の配線基板。 - 前記外部導体は、前記中心導体の周囲を一部が切り欠かれた環状となるように囲むように形成されている、
請求項1又は2に記載の配線基板。 - 前記外部導体の切り欠かれた箇所の離間距離が、前記中心導体の径以下である、
請求項4に記載の配線基板。 - 前記外部導体は、前記シリコン基板の厚さ方向に連続した形状となるように形成されている、
請求項1~5のいずれか一項に記載の配線基板。 - 前記外部導体は、前記シリコン基板の第1の面の側に形成された第1の外部導体部分と、前記シリコン基板の前記第1の面とは反対側の面である第2の面に形成され、前記第1の外部導体部分と電気的に接続された第2の外部導体部分とを有し、
前記第1の外部導体部分は、前記中心導体の周囲を第1の位置で一部が切り欠かれた環状となるように囲むように形成されており、
前記第2の外部導体部分は、前記中心導体の周囲を第2の位置で一部が切り欠かれた環状となるように囲むように形成されており、
前記中心導体に対する前記第1の位置が、前記中心導体に対する前記第2の位置と異なる、
請求項1又は2に記載の配線基板。 - 前記外部導体は、前記第1の外部導体部分と前記第2の外部導体部分との間に、前記中心導体の周囲を連続した環状となるように囲むように形成された第3の外部導体部分をさらに有する
請求項7に記載の配線基板。 - 電気抵抗率が1000Ω・cm以上であるシリコンで形成されたシリコン基板の第1の面を表面加工することによって、貫通電極の中心導体のための非貫通穴を形成し、
めっきによって前記非貫通穴に導体を充填することで、前記中心導体を形成し、
前記シリコン基板の前記第1の面とは反対側の面である第2の面を少なくとも表面加工することにより、前記中心導体の周囲に前記貫通電極の外部導体のための穴である少なくとも1つの外部導体用穴を形成し、
めっきによって前記外部導体用穴に導体を充填することで、前記外部導体を形成し、
前記第2の面において前記中心導体が露出するように、前記第2の面を表面加工する、
配線基板の製造方法。 - 前記第1の面にめっきを施すことで、前記非貫通穴に導体を充填して前記中心導体を形成するとともに、前記第1の面における前記中心導体の周囲に、導体膜を形成する、
請求項9に記載の配線基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023000961A JP7424520B2 (ja) | 2020-01-10 | 2023-01-06 | 配線基板及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2020/000733 WO2021140664A1 (ja) | 2020-01-10 | 2020-01-10 | 配線基板及びその製造方法 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023000961A Division JP7424520B2 (ja) | 2020-01-10 | 2023-01-06 | 配線基板及びその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JPWO2021140664A1 JPWO2021140664A1 (ja) | 2021-07-15 |
JPWO2021140664A5 JPWO2021140664A5 (ja) | 2022-08-09 |
JP7211540B2 true JP7211540B2 (ja) | 2023-01-24 |
Family
ID=76787807
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021569704A Active JP7211540B2 (ja) | 2020-01-10 | 2020-01-10 | 配線基板及びその製造方法 |
JP2023000961A Active JP7424520B2 (ja) | 2020-01-10 | 2023-01-06 | 配線基板及びその製造方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023000961A Active JP7424520B2 (ja) | 2020-01-10 | 2023-01-06 | 配線基板及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230034867A1 (ja) |
JP (2) | JP7211540B2 (ja) |
WO (1) | WO2021140664A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20230262906A1 (en) * | 2022-02-11 | 2023-08-17 | Alibaba (China) Co., Ltd. | Substrate, chip, circuit package and fabrication process |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002334956A (ja) | 2001-05-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置の支持体及びその製造方法 |
US20100295066A1 (en) | 2005-08-11 | 2010-11-25 | Christian Drabe | Semiconductor substrate and methods for the production thereof |
CN103311141A (zh) | 2013-07-05 | 2013-09-18 | 北京理工大学 | 一种同轴垂直互连导电体的制作方法 |
CN106158835A (zh) | 2016-07-08 | 2016-11-23 | 西安理工大学 | 一种基于硅通孔技术的低通滤波器 |
CN109461699A (zh) | 2018-10-22 | 2019-03-12 | 中国电子科技集团公司第三十八研究所 | 一种同轴tsv结构转接板及其制作方法 |
US20190273197A1 (en) | 2016-12-27 | 2019-09-05 | Intel Corporation | Superconducting qubit device packages |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4192035B2 (ja) | 2003-05-27 | 2008-12-03 | 大日本印刷株式会社 | 配線基板の製造方法 |
JP2006019455A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP2016066770A (ja) | 2014-09-25 | 2016-04-28 | 京セラサーキットソリューションズ株式会社 | 配線基板およびその製造方法 |
-
2020
- 2020-01-10 WO PCT/JP2020/000733 patent/WO2021140664A1/ja active Application Filing
- 2020-01-10 JP JP2021569704A patent/JP7211540B2/ja active Active
- 2020-01-10 US US17/789,308 patent/US20230034867A1/en active Pending
-
2023
- 2023-01-06 JP JP2023000961A patent/JP7424520B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002334956A (ja) | 2001-05-09 | 2002-11-22 | Fujitsu Ltd | 半導体装置の支持体及びその製造方法 |
US20100295066A1 (en) | 2005-08-11 | 2010-11-25 | Christian Drabe | Semiconductor substrate and methods for the production thereof |
CN103311141A (zh) | 2013-07-05 | 2013-09-18 | 北京理工大学 | 一种同轴垂直互连导电体的制作方法 |
CN106158835A (zh) | 2016-07-08 | 2016-11-23 | 西安理工大学 | 一种基于硅通孔技术的低通滤波器 |
US20190273197A1 (en) | 2016-12-27 | 2019-09-05 | Intel Corporation | Superconducting qubit device packages |
CN109461699A (zh) | 2018-10-22 | 2019-03-12 | 中国电子科技集团公司第三十八研究所 | 一种同轴tsv结构转接板及其制作方法 |
Also Published As
Publication number | Publication date |
---|---|
JPWO2021140664A1 (ja) | 2021-07-15 |
US20230034867A1 (en) | 2023-02-02 |
JP2023038236A (ja) | 2023-03-16 |
WO2021140664A1 (ja) | 2021-07-15 |
JP7424520B2 (ja) | 2024-01-30 |
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A521 | Request for written amendment filed |
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A621 | Written request for application examination |
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