KR20040054784A - 반도체 기판에서의 좁은 트렌치 형성 방법 - Google Patents

반도체 기판에서의 좁은 트렌치 형성 방법 Download PDF

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Abstract

본 발명은, 반도체 기판(202) 위에 제 1 애퍼처를 갖는 패터닝된 제 1 CVD 증착된 마스킹 물질 층(203)을 제공함으로써 반도체 기판(202) 내에 트렌치(207)를 형성하는 방법이다. 제 2 마스킹 층 물질은 CVD-증착되고, 제 1 애퍼처에 스페이서(203s)를 형성하도록 에칭되고, 스페이서(203s)는 제 1 애퍼처보다 더 좁은 제 2 애퍼처를 형성한다. 반도체 기판(202)은 제 2 애퍼처를 통해 에칭되어, 트렌치(207)는 반도체 기판(202)에 형성된다. 바람직한 실시예에서, 본 발명의 방법은 트렌치 MOSFET 디바이스의 형성에 사용된다.

Description

반도체 기판에서의 좁은 트렌치 형성 방법{METHOD OF FORMING NARROW TRENCHES IN SEMICONDUCTOR SUBSTRATES}
좁은 트렌치는 일반적으로 넓은 어레이의 반도체 디바이스 제조 동안 바람직하다. 따라서, 좁은 트렌치의 이용에 관련된 특정한 예가 트렌치 MOSFET 디바이스와 연계하여 아래에 기술되지만, 좁은 트렌치가 반도체 분야 전체에 이용할 수 있음이 주의된다.
트렌치 MOSFET(금속-산화-반도체 전계 효과 트랜지스터)는, 채널이 수직으로 형성되고 게이트가 소스와 드레인 사이에서 연장하는 트렌치에 형성되는 트랜지스터이다. 산화층과 같은 얇은 절연체 층으로 라이닝(lined)되고, 폴리실리콘(즉, 다결정 실리콘)과 같은 전도체로 채워진 트렌치는 전류 흐름을 덜 억제하게 되어, 더 낮은 특정한 온-저항(on-resistance) 값을 제공한다. 트렌치 MOSFET 트랜지스터의 예는, 예를 들어 그 개시가 본 명세서에 참고용으로 병합된, 미국 특허 번호 5,072,266, 5,541,425 및 5,866,931에 기재되어 있다.
특정한 예로서, 도 1은 미국 특허 번호 5,072,266에 기재된 육각형의 트렌치 MOSFET 구조(21)의 절반을 도시한다. 구조는 n+기판(23)을 포함하며, 상기 기판 위에 미리 결정된 깊이(depi)의 약하게(lightly) 도핑된 n 애피택셜 층(25)이 성장된다. 애피택셜 층(25) 내에, n 바디 영역(27)(p, p+)이 제공된다. 도시된 설계에서, p 바디 영역(27)은 실질적으로 평평하고(중심부를 제외하고), 일반적으로 애피택셜 층의 상부 표면 아래에 거리(dmin)로 놓인다. 대부분의 p 바디 영역(27) 위에 놓인 다른 층(28)(n+)은 디바이스용 소스의 역할을 한다. 일련의 육각형 트렌치(28)는 애피택셜 층에 제공되고, 상기 애피택셜 층은 상부쪽으로 개방되고, 미리 결정된 깊이(dtr)를 갖는다. 트렌치(29)는 일반적으로 산화물로 라이닝되고, 전도체 폴리실리콘으로 채워지며, MOSFET 디바이스용 게이트를 형성한다.트렌치(29)는 수평 단면에서 또한 육각형의 형태인 셀 영역(31)을 한정한다. 셀 영역(31) 내에서, p 바디 영역(27)은 애피택셜 층의 상부 표면으로 솟아오르고, 셀 영역(31)의 상부 표면에서의 수평 단면에서 노출된 패턴(33)을 형성한다. 도시된 특정 설계에서, p 바디 영역(27)의 p+ 중심부는 트랜지스터 셀에 대한 트렌치 깊이(dtr)보다 더 큰 애피택셜 층의 표면 아래의 깊이(dmax)로 확장하여, 항복(breakdown) 전압은 트렌치 표면으로부터 반도체 물질의 벌크(bulk)로 들어간다.
일반적인 MOSFET 디바이스는 단일 칩(즉 반도체 웨이퍼 섹션) 내에 평행하게 제조되는 다수의 개별적인 MOSFET 셀을 포함한다. 따라서, 도 1에 도시된 칩은 다수의 육각형 셀(31)(이 셀 중 4개의 부분이 도시되어 있다)을 포함한다. 육각형 구조와 다른 정사각형 셀 구조는 공통적으로 사용된다. 도 1에 도시된 것과 같은 설계에서, 기판 영역(23)은 개별적인 MOSFET 셀(31) 모두를 위한 공통 드레인 접점의역할을 한다. 도시되지 않았지만, MOSFET 셀(31)을 위한 모든 소스는 일반적으로 n+ 소스 영역(28)의 상부 위에 배치되는 금속 소스 접점을 통해 함께 단락된다. 보로포스포실리케이트 유리(미도시)와 같은 절연 영역은 일반적으로 트렌치(29)에서의 폴리실리콘과 금속 소스 접점 사이에 위치하여, 게이트 영역이 소스 영역으로 단락되는 것을 방지한다. 따라서, 게이트와 접촉하기 위해, 트렌치(29) 내의 폴리실리콘은 일반적으로 금속 게이트 접점이 폴리실리콘 상에 제공되는 MOSFET 셀(31)을지나는 종단(termination) 영역으로 연장된다. 폴리실리콘 게이트 영역이 트렌치를 통해 서로 상호 연결되기 때문에, 이러한 배열은 디바이스의 모든 게이트 영역을 위한 단일 게이트 접점을 제공한다. 이러한 구성의 결과로서, 심지어 칩이 개별적인 트랜지스터 셀(31)의 매트릭스를 포함하더라도, 이들 셀(31)은 단일의 대형 트랜지스터의 역할을 한다.
더 낮은 온-저항을 갖는 트렌치 MOSFET 디바이스에 대한 요구가 주장되고 있다. 온-저항을 감소시키는 한가지 방법은 셀 밀도를 증가시키는 것이다. 공교롭게도, 트렌치 MOSFET 디바이스와 연관된 게이트 전하는, 셀 밀도가 증가할 때 또한 증가한다. 그 결과, 그러한 게이트 전하를 감소시키는 단계가 필요하다. JP05335582에 기재된 바와 같이, 트렌치 MOSFET 디바이스의 트렌치 측면 벽부(sidewall)에서의 산화막은 P-바디 영역 내에 채널을 형성한다. 다른 한편으로, 트렌치의 하부에서의 산화막은 채널 형성에 상당한 기여를 하지 않지만, 그럼에도 불구하고 게이트 전하에 기여한다. JP05335582에서의 발명자는, 게이트 전하를 감소시키기 위해 측면 벽부에서의 산화막에 실질적으로 비례하여 트렌치의 하부에서의 산화막을 두껍게 하는 것을 제안한다.
트렌치 하부의 게이트 전하 기여를 감소시키는 관련 방법은 종래 기술에 알려진 바와 같이 더 좁은 트렌치를 제공하는 것이다. 본 발명은 반도체 기판 내의 좁은 트렌치의 형성을 위한 새로운 방법을 제공한다.
본 발명은 반도체 기판에서의 좁은 트렌치 형성 방법에 관한 것이다.
도 1은 종래 기술의 트렌치 MOSFET 디바이스를 개략적으로 도시한 단면도.
도 2a 내지 2d는 본 발명의 일실시예에 따라 좁은 트렌치를 형성하는 방법을 도시한 개략적인 단면도.
도 3a 및 3b는 본 발명의 일실시예에 따라 측면 벽부의 스페이서 폭을 증가시키는 방법을 도시한 개략적인 단면도.
도 4a 내지 4c는 본 발명의 일실시예에 따라 트렌치 MOSFET 디바이스 제조 방법을 도시한 개략적인 단면도.
본 발명의 일실시예에 따라, 반도체 기판 내의 트렌치 형성 방법이 제공된다. 상기 방법은, (a) 반도체 기판을 제공하는 단계와; (b) 반도체 기판 위에 제 1 애퍼처를 갖는 패터닝된 제 1 CVD-증착 마스킹 물질 층을 제공하는 단계와; (c) 제 1 마스킹 물질 층 위에 제 2 CVD-증착 마스킹 물질 층을 증착시키는 단계와; (d) 제 1 애퍼처보다 더 좁은 제 2 애퍼처가 제 1 애퍼처 내의 제 2 마스킹 물질에서 생성될 때까지 제 2 마스킹 물질 층을 에칭하는 단계와; (e) 트렌치가 반도체 기판에 형성되도록 제 2 애퍼처를 통해 반도체 기판을 에칭하는 단계를 포함한다.
제 1 및 제 2 마스킹 물질 층은 동일한 물질 조성물(일반적으로 실리콘 산화물 층)인 것이 바람직하고, 이방성의, 건식 산화 에칭 방법으로 에칭되는 것이 바람직하다.
기판은 실리콘 기판인 것이 바람직하고, 이방성의, 반응식 이온 에칭 방법으로 에칭되는 것이 바람직하다.
제 1 트렌치 마스크 애퍼처는 예를 들어 가장 작은 치수로 0.4 내지 0.8미크론일 수 있는 한편, 제 2 트렌치 마스크 애퍼처는 예를 들어 가장 작은 치수로 0.2 내지 0.6미크론일 수 있다.
바람직하게, 패터닝된 제 1 마스킹 물질 층은, (a) 반도체 기판 위에 제 1 마스킹 물질 층을 제공하는 단계와; (b) 제 1 마스킹 물질 층 위에 패터닝된 포토레지스트 층(바람직하게는 양의 포토레지스트 층)을 부착하는 단계와; (c) 제 1 애퍼처가 제 1 마스킹 물질 층에 형성되도록, 애퍼처를 통해 제 1 마스킹 물질 층을 에칭하는 단계를 포함하는 방법을 통해 반도체 기판 위에 제공된다.
본 발명의 방법은 트렌치 MOSFET 디바이스를 형성하는데 유용하다. 본 발명의 일실시예에 따라, 트렌치 MOSFET 디바이스는, (a) 제 1 전도 유형의 반도체 웨이퍼를 제공하는 단계와; (b) 웨이퍼 위에 제 1 전도 유형을 갖는 애피택셜 층을 증착하는 단계로서, 상기 애피택셜 층은 웨이퍼보다 더 낮은 주요 캐리어 농도를 갖는, 증착 단계와; (c) 애피택셜 층의 상부 내에 제 2 전도 유형의 바디 영역을 형성하는 단계와; (d) 애피택셜 층 위에 제 1 애퍼처를 포함하는 패터닝된 제 1 마스킹 물질 층을 제공하는 단계와; (e) 제 1 마스킹 물질 층 위에 제 2 마스킹 물질 층을 증착하는 단계와; (f) 제 1 애퍼처보다 더 좁은 제 2 애퍼처가 제 1 애퍼처 내의 제 2 마스킹 물질 층에 생성될 때까지 제 2 마스킹 물질 층을 에칭하는 단계와; (g) 제 2 애퍼처를 통해 반도체 웨이퍼를 에칭함으로써 애피택셜 층에 트렌치를 형성하는 단계와; (h) 트렌치의 적어도 일부분을 라이닝하는 절연층을 형성하는 단계와; (i) 절연층에 인접한 트렌치 내에 전도 영역을 형성하는 단계와; (j) 바디 영역의 상부 내에 있고 트렌치에 인접한 제 1 전도 유형의 소스 영역을 형성하는 단계를 포함하는 방법을 통해 형성된다. 바람직하게, 반도체 웨이퍼 및 애피택셜 층은 실리콘으로부터 형성되고, 제 1 및 제 2 마스킹 물질 층은 이산화 실리콘으로부터 형성되는 것이 바람직하다.
본 발명의 한가지 장점은, 좁은 폭을 갖는 트렌치가 반도체 기판 내에 형성될 수 있다는 것이다.
본 발명의 다른 장점은, 트렌치 MOSFET 디바이스가 좁은 트렌치로 형성될 수 있어서, 게이트 전하를 감소시킨다는 것이다.
본 발명의 다른 장점은, 트렌치 마스크가 포토리소그래픽 방법으로부터 직접 얻어질 수 있는 것보다 더 작은 애퍼처를 갖도록 형성될 수 있다는 것이다.
본 발명의 이러한 실시예 및 장점 및 다른 실시예 및 장점은 다음과 같은 상세한 설명 및 청구범위를 읽음으로써 당업자에게 즉시 명백해질 것이다.
본 발명은 이제 종종 첨부 도면을 참조하여 이후에 더 구체적으로 설명될 것이며, 여기서 본 발명의 바람직한 실시예가 도시된다. 그러나, 본 발명은 상이한형태로 구현될 수 있고, 본 명세서에 설명된 실시예에 한정된 것으로 구성되어서는 안 된다.
본 발명의 일실시예에 따라, 반도체 기판은 바람직한 기판이다. 반도체 기판은 실리콘 또는 게르마늄과 같은 원소의(elemental) 반도체 기판, 또는 GaAs, AlAs, GaP, InP, GaAlAs와 같은 혼합물 반도체 기판, 등을 포함하는 종래 기술에 알려진 임의의 그러한 기판일 수 있다. 반도체 기판은 단일 결정, 다결정 및/또는 비결정질일 수 있고, 도핑되거나 도핑되지 않을 수 있다. 반도체 기판의 특정 예는 도 2a 내지 d와 연관하여 제공된다. 도 2a를 참조하면, 실리콘 반도체 기판(201)이 도시되는데, 상기 기판은 그 위에 배치된 N 도핑된 실리콘 애피택셜 층(202)을 갖는 N+ 도핑된 실리콘 웨이퍼(200)로 구성된다.
일단 기판이 선택되면, 트렌치 마스크를 형성하는데 적절한 마스킹 물질의 제 1 층은 종래 기술의 임의의 적절한 기술을 이용하여 기판 상에 제공되고 패터닝된다. 예를 들어, 제 1 마스킹 물질 층이 기판 위에 제공될 수 있고, 그 다음에 적절히 패터닝된 포토레지스트 층은 제 1 마스킹 물질 층 위에 제공될 수 있거, 뒤이어 마스킹 물질을 에칭하지만, 포토레지스트 물질을 실질적으로 에칭하지 않는(그리고 또한 마스킹 물질 아래의 기판을 실질적으로 에칭하지 않는 것이 바람직한) 조건 하에 에칭한다. 이러한 에칭 단계 이후에, 제 1 마스킹 물질 층은 하나 이상의 제 1 마스크 애퍼처를 포함한다. 마스킹 물질을 위한 바람직한 물질은 질화물(에를 들어, 질화 실리콘) 및 산화물(예를 들어 이산화 실리콘)과 같은 CVD 증착된 물질을 포함한다.
예시를 위해 다시 도 2a 내지 2d의 특정 예를 참조하면, 초기 애퍼처(205i)을 갖는 산화 실리콘(일반적으로 이산화 실리콘)의 패터닝된 제 1 마스킹 물질 층(203)은 도 2a에 도시된 바와 같이 애피택셜 층(202) 상에 형성된다. 패터닝된 제 1 마스크 산화층(203)과 같이 제공하기 위한 바람직한 기술은 다음과 같다: 먼저, 이산화 실리콘 층은 종래 기술에 잘 알려진 기술을 이용하여 도핑되지 않은 실리카 유리(NSG) 층을 증착함으로써 제공된다. 그러한 층의 증착 이후에 일반적으로 고온의 어닐링 단계가 오고, 이 단계 동안 이산화 실리콘 층의 밀도가 높아진다. 그 다음에, 양의 포토레지스트 물질과 가은 포토레지스트 물질의 패터닝된 층은 결과적인 제 1 마스크 산화 층(즉, 밀도가 높아진 NSG 층) 위에 제공된다. 후속적으로, 산화 층은 종래 기술에 알려진 바와 같이 건식 산화 에칭을 이용하여 포토레지스트 물질의 패터닝된 층에 애퍼처를 통해 이방성으로 에칭되어, 초기 애퍼처(205i)를 갖는 패터닝된 제 1 마스크 산화 층(203)을 생성한다. 잘 확립된 0.5미크론 반도체 기술을 이용하여, 예를 들어, 이 단계로 인해 일반적으로 약 0.4미크론의 최소 재생할 수 있는 초기 애퍼처(205i)가 이루어진다.
다음 단계로서, 마스킹 물질의 추가 층은 패터닝된 제 1 마스킹 물질 층 위에 제공된다. 그 다음에, 이러한 추가 층은, 반도체 기판의 부분이 초기 마스크 애퍼처 내에 노출될 때까지 마스킹 물질의 제 1 층에서 애퍼처를 에칭하는데 사용된 조건과 유사한 조건 하에 에칭된다. 동시에, 추가 마스킹 물질 층의 에칭되지 않은 부분은 동일한 부분의 측면 벽부에 인접한 초기 트렌치 마스크 애퍼처 내에 유지된다. 이러한 나머지 부분은 "측면 벽부 스페이서(spacer)"로 본 명세어에 언급된다.
특정 예로서 다시 도 2a 내지 2d를 참조하면, NSG의 추가 층은 도 2a의 패터닝된 제 1 마스크 산화 층(203) 위에 증착되고, 뒤이어 밀도가 높아져서, 추가 마스크 산화 층(203')을 형성한다. 그 다음에, 이러한 마스크 산화 층(203')은, 도 2c에 도시된 바와 같이 패터닝된 제 1 마스크 산화 층(203)의 상부와 함께 애피택셜 층(202)의 부분(202p)가 노출될 때까지, 예를 들어 건식 산화 에칭을 이용함으로써 이방성으로 에칭된다. 이러한 에칭 방법은, 초기 애퍼처(205i)의 측면 벽부에 인접한, 추가 마스크 산화 층(203')으로부터 형성된, 측면 벽부 스페이서 부분(203s)에 남긴다. 이러한 방식으로, 패터닝된 제 1 마스크 산화 층(203) 및 측면 벽부 스페이서(203p)로 구성된 "2개의 성분" 마스킹 층이 형성된다. 이러한 2개의 성분 마스킹 층은 초기 애퍼처(205i)보다 실질적으로 더 좁은 최종 애퍼처(205f)를 포함한다. 초기 애퍼처(205i)가 이용가능한 포토리소그래피 기술의 한계에 제공되는 경우, 본 발명은 이러한 한계 너머 있는 최종 마스크 애퍼처(205f)를 생성하는 방법을 제공한다. 일례로 0.5미크론 기술을 이용하여, 약 0.2미크론의 최종 마스크 애퍼처(205f)가 생성될 수 있다.
측면 벽부 스페이서(203s)의 폭{따라서 최종 애퍼처(205f)의 치수}이 변할 수 있는 본 발명의 일실시예가 이제 논의될 것이다. 이 실시예에서, 측면 벽부 스페이서(203s)의 폭은 패터닝된 제 1 마스크 산화 층(203)의 두께를 증가시킴으로써 증가한다. 이 결과는 도 3a 및 도 3b에 도시되어 있고, 여기서 동일한 폭의 2개의 초기 트렌치 마스크 애퍼처(205i)는 패터닝된 마스크 산화 층(203) 내에 생성된다. 따라서, 마스킹 물질의 추가 층이 제공되고, 전술한 바와 같이 에칭되어, 측면 벽부 스페이서(203s)를 생성한다. 도 3a에서의 패터닝된 마스크 산화 층(203)은 도 3b에서 패터닝된 마스크 산화 층(203)보다 실질적으로 더 얇다. 이러한 상황 하에서, 측면 벽부 스페이서(203s)의 프로파일이 형태가 비교적 유사하기 때문에(기하학적 관점에서), 도 3a에서 측면 벽부 스페이서의 폭(w)은 도 3b에서의 폭보다 실질적으로 더 작다{따라서 애퍼처(205f)는 실질적으로 더 크다}.
일단 2개의 성분 트렌치 마스크가 본 발명에 따라 형성되었으면, 반도체 기판은 에칭 방법을 이용하여 마스크에 최종 애퍼처를 통해 에칭되고, 이를 통해 반도체 물질은 트렌치 마스크에 관해 선택적으로 에칭된다.
다시 한번 특정 예에 대해 도 2a 내지 도 2d를 참조하면, 실리콘 애피택셜 층(202)은, 예를 들어 2개의 성분 산화 마스크{패터닝된 제 1 마스크 산화 층(203) 및 측면 벽부 스페이서(203s) 모두 포함함}에서 최종 애퍼처(205f)를 통해 반응식 이온 에칭을 통해 이방성으로 에칭되어, 도 2d에 도시된 바와 같이 트렌치(207)를 생성한다. 트렌치(207)의 폭은 초기 애퍼처(205i)보다 오히려 최종 애퍼처(205f)를 반영한다.
전술한 바와 같이, 좁은 트렌치 폭은, 다른 효과 중에서, 그러한 디바이스와 연관된 게이트-드레인 전하가 감소된다는 점에서 트렌치 MOSFET 디바이스와 연관하여 유용하다. 본 발명의 2개의 성분 트렌치 마스크를 병합하는 일반적인 트렌치 MOSFET 디바이스를 형성하는 방법이 도 4a 내지 도 4c와 연관하여 본 명세서에 간략하게 논의된다.
이제 도 4a를 다시 참조하면, N 도핑된 애피택셜 층(202)은 처음에 N+ 도핑된 기판(200) 위에 성장된다. 그 다음에, P-형 영역(204)은 주입 및 확산을 통해 애피택셜 층(202)의 상부에 형성된다. 후속적으로, 패터닝된 마스크 산화 층(203) 및 산화 측면 벽부 스페이서부(203s) 모두 포함하는 2개의 성분 트렌치 마스크는 도 2a 내지 도 2c와 연관하여 전술한 바와 같이 형성된다. 결과적인 구조는 도 4a에 도시된다.
그 다음에, 트렌치는 위에서 도 2d와 연관하여 논의된 바와 같이 에칭된다. 분리된 P-형 영역(204)은 이러한 트렌치- 형성 단계의 결과로서 확립된다. 그 다음에, 2개의 성분 트렌치 마스크는 제거되고, 산화 층(210)은 일반적으로 고온에서 건식 산화를 통해 디바이스의 표면 위에 성장된다. 산화 층(210)의 부분은 완성된 디바이스를 위한 게이트 산화 영역을 최종적으로 형성한다. 그 다음에, 구조의 표면은 커버되고, 트렌치는 일반적으로 CVD를 이용하여 폴리실리콘 층으로 채워진다. 폴리실리콘은 일반적으로 그 저항을 감소시키기 위해 도핑된 N-형이다. 그 다음에, 폴리실리콘 층은 에칭되어, 폴리실리콘 게이트 영역(211)을 형성한다. 결과적인 구조는 도 4b에 도시된다.
후속적으로, n+ 소스 영역(212)은 주입 및 확산 방법을 통해 애피택셜 층의 상부에 형성된다. 그 다음에, BPSG(보로포스포실리케이트 유리) 영역(216)은 일반적으로 증착, 마스킹 및 에칭 방법을 통해 형성되고, 폴리실리콘 영역(211) 및 산화 영역(210)의 일부분을 덮는다. 마지막으로, 금속 접촉 층(예를 들어 알루미늄)은 증착되어, 소스 접점(218)을 형성한다. 결과적인 구조는 도 4c에 도시된다. 개별적인 금속 게이트 접점은 일반적으로 트렌치 MOSFET의 셀 영역(미도시)의 외부에위치하는 폴리실리콘의 게이트 러너(runner) 부분에 또한 연결된다. 더욱이, 금속 드레인 접점은 또한 일반적으로 반도체 기판(미도시)과 관련하여 제공된다.
다양한 실시예가 특히 예시되고 본 명세서에 기재되어 있지만, 본 발명의 변형 및 변경이 본 발명의 사상 및 의도된 범주에서 벗어나지 않고도 첨부된 청구범위 내에 있고 전술한 가르침에 의해 커버된다는 것이 이해될 것이다.
상술한 바와 같이, 본 발명은 반도체 기판에서의 좁은 트렌치 형성 방법 등에 이용된다.

Claims (21)

  1. 반도체 기판 내에 트렌치 형성 방법으로서,
    반도체 기판을 제공하는 단계와;
    상기 반도체 기판 위에, 제 1 애퍼처를 포함하는 패터닝된 제 1 CVD-증착 마스킹 층을 제공하는 단계와;
    상기 제 1 마스킹 물질 층 위에 제 2 CVD-증착 마스킹 물질 층을 증착하는 단계와;
    제 2 애퍼처가 상기 제 1 애퍼처 내에 상기 제 2 마스킹 물질에 생성될 때까지 상기 제 2 마스킹 물질 층을 에칭하는 단계로서, 상기 제 2 애퍼처는 상기 제 1 애퍼처보다 더 좁은, 에칭 단계와;
    트렌치가 상기 반도체 기판에 형성되도록, 상기 제 2 애퍼처를 통해 상기 반도체 기판을 에칭하는 단계를
    포함하는, 반도체 기판 내에 트렌치 형성 방법.
  2. 제 1항에 있어서, 상기 패터닝된 제 1 마스킹 물질 층은,
    상기 반도체 기판 위에 제 1 마스킹 물질을 제공하는 단계와;
    상기 제 1 마스킹 물질 층 위에 패터닝된 포토레지스트 층을 부착하는 단계와;
    상기 제 1 애퍼처가 상기 제 1 마스킹 물질 층에 형성되도록, 상기 패터닝된포토레지스트 층의 애퍼처를 통해 상기 제 1 마스킹 물질 층을 에칭하는 단계를
    포함하는 방법에 의해 상기 반도체 기판 위에 제공되는, 반도체 기판 내에 트렌치 형성 방법.
  3. 제 1항에 있어서, 상기 제 1 및 제 2 마스킹 물질 층은 동일한 물질 조성물로 이루어지는, 반도체 기판 내에 트렌치 형성 방법.
  4. 제 1항에 있어서, 상기 반도체 기판은 실리콘 기판인, 반도체 기판 내에 트렌치 형성 방법.
  5. 제 4항에 있어서, 상기 제 1 및 제 2 마스킹 물질 층은 산화 실리콘 층인, 반도체 기판 내에 트렌치 형성 방법.
  6. 제 1항에 있어서, 상기 제 2 마스킹 물질 층의 에칭 방법은 이방성의 건식 산화 에칭 방법인, 반도체 기판 내에 트렌치 형성 방법.
  7. 제 1항에 있어서, 상기 반도체 기판의 에칭 방법은 이방성의 반응식 이온 에칭 방법인, 반도체 기판 내에 트렌치 형성 방법.
  8. 제 2항에 있어서, 상기 제 1 및 제 2 마스킹 물질 층의 에칭 방법은 이방성의 건식 산화 에칭 방법인, 반도체 기판 내에 트렌치 형성 방법.
  9. 제 2항에 있어서, 상기 포토레지스트 층은 양의 레지스트 층인, 반도체 기판 내에 트렌치 형성 방법.
  10. 제 1항에 있어서, 상기 제 1 트렌치 마스크 애퍼처는 가장 작은 치수로 0.4 내지 0.8미크론이고, 상기 제 2 트렌치 마스크 애퍼처는 가장 작은 치수로 0.2 내지 0.6미크론인, 반도체 기판 내에 트렌치 형성 방법.
  11. 제 1항의 방법을 포함하는 트렌치 MOSFET 형성 방법.
  12. 트렌치 MOSFET 형성 방법으로서,
    제 1 전도성 유형의 반도체 웨이퍼를 제공하는 단계와;
    상기 웨이퍼 위에 상기 제 1 전도성 유형의 애피택셜 층을 증착하는 단계로서, 상기 애피택셜 층은 상기 웨이퍼보다 더 낮은 주요 캐리어 농도를 갖는, 증착 단계와;
    상기 애피택셜 층의 상부 내에 제 2 전도성 유형의 바디 영역을 형성하는 단계와;
    상기 애피택셜 층 위에, 제 1 애퍼처를 포함하는 패터닝된 제 1 마스킹 물질 층을 제공하는 단계와;
    상기 제 1 마스킹 물질 층 위에 제 2 마스킹 물질 층을 증착하는 단계와;
    제 2 애퍼처가 상기 제 1 애퍼처 내에 상기 제 2 마스킹 물질 층에 생성될 때까지 상기 제 2 마스킹 물질 층을 에칭하는 단계로서, 상기 제 2 애퍼처는 상기 제 1 애퍼처보다 더 좁은, 에칭 단계와;
    상기 제 2 애퍼처를 통해 상기 반도체 웨이퍼를 에칭함으로써 상기 애피택셜 층에 트렌치를 형성하는 단계와;
    상기 트렌치의 적어도 일부분을 라이닝(lining)하는 절연층을 형성하는 단계와;
    상기 절연층에 인접한 상기 트렌치 내에 전도 영역을 형성하는 단계와;
    상기 바디 영역의 상부 내에 있고 상기 트렌치에 인접한 상기 제 1 전도 유형의 소스 영역을 형성하는 단계를
    포함하는, 트렌치 MOSFET 형성 방법.
  13. 제 12항에 있어서, 상기 패터닝된 제 1 마스킹 물질 층은,
    상기 애피택셜 층 위에 제 1 마스킹 물질 층을 제공하는 단계와;
    상기 제 1 마스킹 물질 층 위에 패터닝된 포토레짓트 층을 부착하는 단계와;
    상기 제 1 애퍼처가 상기 제 1 마스킹 물질 층에 형성되도록, 상기 패터닝된 포토레지스트 층에서의 애퍼처를 통해 상기 제 1 마스킹 물질 층을 에칭하는 단계를
    포함하는 방법을 통해 상기 반도체 웨이퍼 위에 제공되는, 트렌치 MOSFET 형성 방법.
  14. 제 12항에 있어서, 상기 반도체 웨이퍼는 실리콘 웨이퍼이고, 상기 애피택셜 층은 실리콘 애피택셜 층인, 트렌치 MOSFET 형성 방법.
  15. 제 12항에 있어서, 상기 제 1 및 제 2 마스킹 물질 층은 동일한 물질 조성물로 이루어지는, 트렌치 MOSFET 형성 방법.
  16. 제 14항에 있어서, 상기 제 1 및 제 2 마스킹 물질 층은 이산화 실리콘 층인, 트렌치 MOSFET 형성 방법.
  17. 제 12항에 있어서, 상기 제 2 마스킹 물질 에칭 방법은 이방성의 건식 산화 에칭 방법인, 트렌치 MOSFET 형성 방법.
  18. 제 12항에 있어서, 상기 반도체 에칭 방법은 이방성의 반응식 이온 에칭 방법인, 트렌치 MOSFET 형성 방법.
  19. 제 13항에 있어서, 상기 포토레지스트 층은 양의 레지스트 층인, 트렌치 MOSFET 형성 방법.
  20. 제 13항에 있어서, 상기 제 1 및 제 2 마스킹 물질 층 에칭 방법은 이방성의 건식 산화 에칭 방법인, 트렌치 MOSFET 형성 방법.
  21. 제 12항에 있어서, 상기 제 1 트렌치 마스크 애퍼처는 가장 작은 치수로 0.4 내지 0.8미크론이고, 상기 제 2 트렌치 마스크 애퍼처는 가장 작은 치수로 0.2 내지 0.6미크론인, 트렌치 MOSFET 형성 방법.
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