CN1592960A - 在半导体衬底中形成窄沟槽的方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000000034 method Methods 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 title claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 72
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 39
- 239000000203 mixture Substances 0.000 claims description 30
- 238000005516 engineering process Methods 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 11
- 238000007254 oxidation reaction Methods 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 235000012239 silicon dioxide Nutrition 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 claims description 4
- 239000008199 coating composition Substances 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 abstract description 13
- 230000000873 masking effect Effects 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 230000001413 cellular effect Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000000280 densification Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- AZDRQVAHHNSJOQ-UHFFFAOYSA-N alumane Chemical group [AlH3] AZDRQVAHHNSJOQ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3088—Process specially adapted to improve the resolution of the mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- General Physics & Mathematics (AREA)
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- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
本发明公开了一种通过在半导体衬底(202)上设置具有第一孔的构图的第一CVD淀积掩模材料层(203)在半导体衬底(202)内形成沟槽(207)的方法。第二掩模材料层被CVD淀积且被刻蚀以在第一孔中形成隔片(203s)，隔片(203s)形成比第一孔窄的第二孔。通过第二孔刻蚀半导体衬底(202)，以致在半导体衬底(202)中形成沟槽(207)。在优选实施例中，在形成沟槽MOSFET器件中使用本发明的方法。
Description
技术领域
本发明涉及在半导体衬底中形成窄沟槽的方法。
背景技术
在制造宽阵列的半导体器件过程中，通常希望窄沟槽。因此，尽管下面结合沟槽MOSFET器件论述有关窄沟槽的实用性的具体实例，但是应当注意到窄沟槽在整个半导体领域都具有实用性。
沟槽MOSFET(金属-氧化物半导体场效应晶体管)是一种晶体管，其中垂直地形成沟道，在源区和漏区之间延伸的沟槽中形成栅极。内衬薄绝缘层如氧化层以及填充导体如多晶硅(即，多晶的硅)的沟槽允许更小地压缩电流，且由此提供更低的具体导通电阻值。例如，美国专利US 5072266、US 5541425以及US 5866931中公开了沟槽MOSFET晶体管的实例，因此引入其公开作为参考。
作为具体例子，图1图示了美国专利号US 5072266中公开的半个六角形沟槽MOSFET结构21。该结构包括n+衬底23，其上生长预定深度depi的轻掺杂n外延层25。在外延层25中设置p体区27(p，p+)。在所示的设计图中，p体区27基本上是平坦的(除中心区外)，且一般位于外延层的顶面下面，与外延层的顶面相距dmin。覆盖大部分p体区27的另一层28(n+)用作器件的源极。在外延层中设置了一系列六边形沟槽29，朝顶部开口且具有预定深度dtr。沟槽29一般内衬氧化物和填充导电的多晶硅，形成MOSFET器件的栅极。限定单元区31的沟槽29在水平剖面也是六边形。在单元区31内，p体区27向上延伸到外延层的顶面且在单元区31的顶面的水平截面中形成露出的图形33。在图示的具体设计图中，p体区27的p+中心部在外延层的表面下延伸至深度dmax，该深度dmax大于晶体管单元的沟槽深度dtr，以致击穿电压远离沟槽表面并且进入半导体材料的主体中。
一般的MOSFET器件包括在单个芯片(即，半导体晶片的截面)内平行制造的许多单个MOSFET单元。因此，图1中示出的芯片包含许多六角形单元31(图示这些单元的五个部分)。通常使用除六角形结构以外的单元结构，包括正方形结构。在图1示出的设计图中，衬底区23担当所有单个MOSFET单元31的公共漏极接触。尽管未图示，MOSFET单元31的所有源极一般通过金属源极接触短接在一起，金属源接触布置在n+源区28的顶上。绝缘区如硼磷硅玻璃(未示出)一般被放置在沟槽29中的多晶硅和金属源极接触之间以防止栅极区与源区短路。因此，为了制造栅极接触，沟槽29内的多晶硅一般延伸到MOSFET单元31外的终止区，在终止区在多晶硅上设置金属栅极接触。由于多晶硅栅极区通过沟槽彼此互连，因此该布置为器件的所有栅极区设置单个栅极接触。由于该设计，尽管芯片包含单个晶体管单元31的矩阵，但是这些单元31相当于单个大的晶体管。
沟槽MOSFET器件仍然要求具有不断降低的导通电阻。减小导通电阻的一种方法是增加单元密度。但是，当单元密度增加时与沟槽MOSFET器件有关的栅电荷也增加。结果，需要采取步骤降低这种栅电荷。如JP 05335582中指出，沟槽MOSFET器件的沟槽侧壁处的氧化膜在P-体区内形成沟道。另一方面，沟槽底部的氧化膜没有显著地有助于沟道形成，但是仍然有助于栅电荷。JP 05335582的发明人提出了相对于侧壁的氧化膜实质上加厚沟槽底部的氧化膜以降低栅电荷。
作为公知技术，减小沟槽底部的栅电荷作用的相关方法是设置较窄的沟槽。本发明提供一种新颖的工艺，用于在半导体衬底内形成窄沟槽。
发明内容
根据本发明的实施例，提供一种在半导体衬底内形成沟槽的方法。该方法包括：(a)提供半导体衬底；(b)在半导体衬底上提供具有第一孔的、构图的第一CVD-淀积的掩模材料层；(c)在第一掩模材料层上淀积第二CVD-淀积的掩模材料层；(d)刻蚀第二掩模材料层直到在第一孔内的第二掩模材料中产生比第一孔窄的第二孔；以及(e)通过第二孔刻蚀半导体衬底，以致在半导体衬底中形成沟槽。
第一和第二掩模材料层优选是相同的材料成分(一般是氧化硅层)以及优选用各向异性、干氧化物刻蚀工艺刻蚀。
衬底优选是硅衬底，以及优选用各向异性、反应离子刻蚀工艺刻蚀。
第一沟槽掩模孔的最小尺寸范围例如可以从0.4至0.8微米，而第二沟槽掩模孔的最小尺寸范围例如可以从0.2至0.6微米。
优选地，通过一种方法在半导体衬底上设置构图的第一掩模材料层，该方法包括：(a)在半导体衬底上设置第一掩模材料层；(b)在第一掩模材料层上涂敷构图的光刻胶层(优选的是正性光刻胶层)；以及(c)通过构图的光刻胶层中的孔刻蚀第一掩模材料层，以致在第一掩模材料层中形成第一孔。
本发明的方法对形成沟槽MOSFET器件有用。根据本发明的一个实施例，通过一种方法形成沟槽MOSFET器件，该方法包括：(a)提供第一导电类型的半导体晶片；(b)在晶片上淀积第一导电类型的外延层，该外延层与晶片相比具有更低的多数载流子浓度；(c)在外延层的上部内形成第二导电类型的体区；(d)在外延层上设置构图的第一掩模材料层，构图的第一掩模材料层包括第一孔；(d)在第一掩模材料层上淀积第二掩模材料层；(e)刻蚀第二掩模材料层直到在第一孔内的第二掩模材料层内产生比第一孔窄的第二孔；(f)通过第二孔刻蚀半导体晶片，在外延层中形成沟槽；(g)形成至少内衬部分沟槽的绝缘层；(h)在邻近绝缘层的沟槽内形成导电区；以及(i)在体区的上部内且邻近沟槽形成第一导电类型的源区。优选地，半导体晶片和外延层由硅形成，第一和第二掩模材料层优选由二氧化硅形成。
本发明的一个优点是可以在半导体衬底内形成具有窄宽度的沟槽。
本发明的另一个优点是沟槽MOSFET器件可以形成窄的沟槽，由此降低栅电荷。
本发明的另一个优点是沟槽掩模可以形成具有小于由光刻工艺直接可获得的孔。
所属领域的普通技术人员在阅读下面的详细描述和权利要求书后，将立即明白本发明的这些及其他实施方案和优点。
附图说明
图1是现有技术中的沟槽MOSFET器件的示意性剖面图。
图2A至2D图示了根据本发明的实施例形成窄沟槽的工艺的示意性剖面图。
图3A和3B图示了根据本发明的实施例增加侧壁隔片宽度的方法的示意性剖面图。
图4A至4C图示了根据本发明的实施例制造沟槽MOSFET器件的方法的示意性剖面图。
具体实施方式
在下文中参考附图更完全地描述本发明，其中示出本发明的优选实施例。但是，本发明可以以不同的方式体现，不应该认为局限于在此阐述的实施例。
根据本发明的实施例，半导体衬底是优选的衬底。半导体衬底可以是公知技术中的任意衬底，包括元素半导体衬底如硅或锗，或化合物半导体衬底如GaAs、AlAs、GaP、InP、GaAlAs等。半导体衬底可以是单晶、多晶和/或非晶的，且它可以被掺杂或不掺杂。根据图2A至2D提出了半导体衬底的具体例子。参考图2A，示出了由N+掺杂的硅晶片200构成的硅半导体衬底201，该N+掺杂的硅晶片200具有布置在其上的N掺杂的硅外延层202。
一旦衬底被选择，在衬底上设置适宜形成沟槽掩模的第一掩模材料层，并使用公知技术中的任意适当技术进行构图。例如，可以在衬底上设置第一掩模材料层，然后可以在第一掩模材料层上设置适宜构图的光刻胶层，接着在刻蚀掩模材料但是基本上不刻蚀光刻胶材料(且也优选基本上不刻蚀掩模材料底下的衬底)的条件下刻蚀。在该刻蚀步骤之后，第一层掩模材料包含一个或多个第一掩模孔。用于掩模材料的优选材料包括CVD淀积的材料如氮化物(例如，氮化硅)和氧化物(例如，二氧化硅)。
再参考用于图示的图2A-2D的具体实例，在如图2A所示的外延层202上形成具有初始孔205i的氧化硅(一般是二氧化硅)的构图第一掩模材料层203。用于提供如构图第一掩模氧化层203的优选技术如下：首先，通过使用所属领域众所周知的技术淀积不掺杂的石英玻璃(NSG)层提供二氧化硅层。这种层淀积之后一般进行高温退火步骤，在该步骤过程中使二氧化硅层致密。然后在所得的第一掩模氧化层(即致密的NSG层)上设置构图的光刻胶材料层如正性光刻胶材料。接着，使用公知技术的干氧化刻蚀通过构图的光刻胶材料层中的孔各向异性地刻蚀氧化层，产生具有初始孔205i的构图第一掩模氧化层203。例如，使用有很好基础的0.5-微米半导体技术，该步骤一般产生约0.4微米的最小可重复初始孔205i。
作为下一个步骤，在构图的第一掩模材料层上设置掩模材料的附加层。然后，一般在类似于用来刻蚀第一掩模材料层的孔的条件下刻蚀该附加层，直到在初始掩模孔内露出部分半导体衬底。同时，未刻蚀的部分附加掩模材料层留在邻近相同侧壁的初始沟槽掩模孔内。在此，这些剩下部分也称为“侧壁隔片”。
再回到作为具体实例的图2A-2D，在图2A的构图的第一掩模氧化层203上淀积再一个NSG层，接着致密化，以形成附加掩模氧化层203′。然后例如通过使用干氧化刻蚀各向异性地刻蚀该掩模氧化层203′，直到外延层202的部分202p与构图的第一掩模氧化层203的上部一起露出，如图2C所示。该刻蚀工艺留下由附加的掩模氧化层203′形成的侧壁隔片部分203s，邻近初始孔205i的侧壁。以此方式，形成由构图的第一掩模氧化层203和侧壁隔片203p构成的“两个-部分”掩模层。该两个-部分掩模层包含实质上比初始孔205i窄的最终孔205f。在以可用的光刻技术极限设置初始孔205i的情况下，本发明提供超出该极限产生最终掩模孔205f的方法。使用0.5-微米技术作为一个例子，可以产生约0.2微米的最终掩模孔205f。
现在论述本发明的一个实施例，其中侧壁隔片203s的宽度(因此，最终孔205f的尺寸)可以被改变。在该实施例中，通过增加构图的第一掩模氧化层203的厚度增加侧壁隔片203的宽度。在图3A和3B中说明了该效果，其中在构图的掩模氧化层203内产生相同宽度的两个初始沟槽掩模孔205i。接着，如上所述设置和刻蚀掩模材料的附加层，产生侧壁隔片203s。图3A中的构图的掩模氧化层203实质上比图3B中的构图掩模氧化层203薄。在这种情况下，因为侧壁隔片203s的外形在形状上比较相似(从几何学的观点)，所以图3A中的侧壁隔片的宽度w实质上小于图3B的侧壁隔片的宽度w(由此孔205f实质上更大)。
一旦根据本发明形成两个-部分的沟槽掩模，那么通过掩模中的最终孔使用刻蚀工艺刻蚀半导体衬底，由此半导体材料相对于沟槽掩模被选择性刻蚀。
再次参考图2A-2D的具体实例，例如通过两个-部分的氧化物掩模(包括构图的氧化层203和侧壁隔片203s)最终孔205f由反应离子刻蚀各向异性地刻蚀硅外延层202，产生如图2D中所示的沟槽207。沟槽207的宽度反映最终孔205f而不是初始孔205i。
如上所述，在其他效果中，窄沟槽宽度与沟槽MOSFET器件结合是有用的，其中降低了与这种器件有关的栅-漏极电荷。这里结合图4A-4C简要地论述引入本发明的两个-部分沟槽掩模形成一般沟槽MOSFET器件的方法。
现在转向图4A，在N+掺杂的衬底200上最初生长N掺杂的外延层202。然后通过注入和扩散在外延层202的上部中形成P型区204。接着，如结合图2A-2C所述，形成包括构图的掩模氧化层203和氧化侧壁隔片部分203s的两个-部分的沟槽掩模。4A中示出了所得的结构。
然后如结合图2D所述，刻蚀沟槽。通过该沟槽-形成步骤，建立不连续的P型区204。然后，除去两个-部分的沟槽掩模，以及一般通过高温干氧化在器件的表面上生长氧化层210。部分氧化层210最终形成用于完成的器件的栅氧化区。然后覆盖结构的表面，以及用多晶硅层填充沟槽，一般使用CVD。多晶硅一般掺杂N-型，以减小它的电阻率。然后，刻蚀多晶硅层，形成多晶硅栅极区211。图4B中示出了所得的结构。
接着，通过注入和扩散工艺在外延层的上部形成n+源区212。然后一般通过淀积、掩模和刻蚀工艺形成覆盖多晶硅区211和部分氧化区210的BPSG(硼磷硅玻璃)区216。最后，淀积金属接触层(例如，铝)，形成源极接触218。图4C中示出了所得的结构。分开的金属栅极接触一般也连接到位于沟槽MOSFET的单元区外部的多晶硅的栅极延伸(runner)部分(未示出)。而且，一般也提供与半导体衬底相连的金属漏极接触(未示出)。
尽管在此具体地图示和描述了各种实施例，应当理解在不脱离本发明的精神和想要的范围条件下对本发明的改进和改变部被上述教导所覆盖，且落在附加权利要求的范围内。
Claims (21)
1.一种在半导体衬底内形成沟槽的方法，包括：
提供半导体衬底；
在所述的半导体衬底上设置构图的第一CVD淀积的掩模材料层，所述构图的第一掩模材料层包括第一孔；
在所述的第一掩模材料层上淀积第二CVD淀积的掩模材料层；
刻蚀所述的第二掩模材料层直到在所述第一孔内的所述第二掩模材料内产生比所述的第一孔窄的第二孔；以及
通过所述的第二孔刻蚀所述的半导体衬底，以致在所述的半导体衬底中形成沟槽。
2.如权利要求1的方法，其中，通过如下步骤在所述的半导体衬底上设置所述构图的第一掩模材料层：
在所述的半导体衬底上设置第一掩模材料层；
在所述的第一掩模材料层上涂敷构图的光刻胶层；以及
通过所述光刻胶层中的孔，刻蚀所述第一掩模材料层，以致在所述的第一掩模材料层中形成所述的第一孔。
3.如权利要求1的方法，其中，所述第一和第二掩模材料层是相同的材料成分。
4.如权利要求1的方法，其中，所述的半导体衬底是硅衬底。
5.如权利要求4的方法，其中，所述的第一和第二掩模材料层是氧化硅层。
6.如权利要求1的方法，其中，刻蚀所述的第二掩模材料层的所述工艺是各向异性、干氧化刻蚀工艺。
7.如权利要求1的方法，其中，刻蚀所述半导体衬底的所述工艺是各向异性反应离子刻蚀工艺。
8.如权利要求2的方法，其中，刻蚀所述的第一和第二掩模材料层的所述工艺是各向异性、干氧化刻蚀工艺。
9.如权利要求2的方法，其中，所述的光刻胶层是正性抗蚀剂层。
10.如权利要求1的方法，其中，所述第一沟槽掩模孔的最小尺寸范围为0.4至0.8微米，而所述第二沟槽掩模孔的最小尺寸范围为0.2至0.6微米。
11.一种包括权利要求1的方法、形成沟槽MOSFET的方法。
12.一种形成沟槽MOSFET的方法，该方法包括：
提供第一导电类型的半导体晶片；
在所述晶片上淀积所述第一导电类型的外延层，所述的外延层与所述的晶片相比具有更低的多数载流子浓度；
在所述外延层的上部内形成第二导电类型的体区；
在所述的外延层上设置构图的第一掩模材料层，所述构图的第一掩模材料层包括第一孔；
在所述的第一掩模材料层上淀积第二掩模材料层；
刻蚀所述的第二掩模材料层，直到在所述第一孔内的所述第二掩模材料层中产生比所述的第一孔窄的第二孔；
通过所述的第二孔刻蚀所述半导体晶片，在所述的外延层中形成沟槽；
形成至少内衬部分所述沟槽的绝缘层；
在邻近所述绝缘层的所述沟槽内形成导电区；以及
在所述体区的上部内且邻近所述沟槽形成所述第一导电类型的源区。
13.如权利要求12的方法，其中，通过如下步骤在所述的半导体晶片上设置所述构图的第一掩模材料层：
在所述的外延层上设置第一掩模材料层；
在所述的第一掩模材料层上涂敷构图的光刻胶层；以及
通过所述光刻胶层中的孔、刻蚀所述的第一掩模材料层，以致在所述的第一掩模材料层中形成所述的第一孔。
14.如权利要求12的方法，其中，所述的半导体晶片是硅晶片，所述的外延层是硅外延层。
15.如权利要求12的方法，其中，所述的第一和第二掩模材料层是相同的材料成分。
16.如权利要求14的方法，其中，所述的第一和第二掩模材料层是二氧化硅层。
17.如权利要求12的方法，其中，刻蚀所述的第一和第二掩模材料层的所述工艺是各向异性、干氧化刻蚀工艺。
18.如权利要求12的方法，其中，刻蚀所述半导体衬底的所述工艺是各向异性、反应离子刻蚀进程。
19.如权利要求13的方法，其中，所述的光刻胶层是正性抗蚀剂层。
20.如权利要求13的方法，其中，刻蚀所述的第一和第二掩模材料层的所述工艺是各向异性、干氧化刻蚀工艺。
21.如权利要求12的方法，其中，所述第一沟槽掩模孔的最小尺寸范围为0.4至0.8微米，所述第二沟槽掩模孔的最小尺寸范围为0.2至0.6微米。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/010,162 US6977203B2 (en) | 2001-11-20 | 2001-11-20 | Method of forming narrow trenches in semiconductor substrates |
| US10/010,162 | 2001-11-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1592960A true CN1592960A (zh) | 2005-03-09 |
Family
ID=21744233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA028230477A Pending CN1592960A (zh) | 2001-11-20 | 2002-11-20 | 在半导体衬底中形成窄沟槽的方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6977203B2 (zh) |
| EP (1) | EP1454353A4 (zh) |
| JP (1) | JP2005516381A (zh) |
| KR (1) | KR100956558B1 (zh) |
| CN (1) | CN1592960A (zh) |
| AU (1) | AU2002366177A1 (zh) |
| TW (1) | TW200300592A (zh) |
| WO (1) | WO2003044847A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN110752149A (zh) * | 2019-09-18 | 2020-02-04 | 珠海格力电器股份有限公司 | 一种功率器件加工方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006114834A (ja) * | 2004-10-18 | 2006-04-27 | Toshiba Corp | 半導体装置 |
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2001
- 2001-11-20 US US10/010,162 patent/US6977203B2/en not_active Expired - Lifetime
-
2002
- 2002-11-19 TW TW091133744A patent/TW200300592A/zh unknown
- 2002-11-20 JP JP2003546391A patent/JP2005516381A/ja active Pending
- 2002-11-20 AU AU2002366177A patent/AU2002366177A1/en not_active Abandoned
- 2002-11-20 WO PCT/US2002/037308 patent/WO2003044847A1/en active Application Filing
- 2002-11-20 CN CNA028230477A patent/CN1592960A/zh active Pending
- 2002-11-20 KR KR1020047007626A patent/KR100956558B1/ko not_active IP Right Cessation
- 2002-11-20 EP EP02803700A patent/EP1454353A4/en not_active Ceased
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|---|---|
| EP1454353A1 (en) | 2004-09-08 |
| KR20040054784A (ko) | 2004-06-25 |
| EP1454353A4 (en) | 2008-12-31 |
| US20030096479A1 (en) | 2003-05-22 |
| JP2005516381A (ja) | 2005-06-02 |
| TW200300592A (en) | 2003-06-01 |
| WO2003044847A1 (en) | 2003-05-30 |
| US6977203B2 (en) | 2005-12-20 |
| AU2002366177A1 (en) | 2003-06-10 |
| KR100956558B1 (ko) | 2010-05-07 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |