JPH0513769A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0513769A JPH0513769A JP16797791A JP16797791A JPH0513769A JP H0513769 A JPH0513769 A JP H0513769A JP 16797791 A JP16797791 A JP 16797791A JP 16797791 A JP16797791 A JP 16797791A JP H0513769 A JPH0513769 A JP H0513769A
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- semiconductor layer
- electrode
- epitaxial layer
- layer
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Abstract
(57)【要約】
【目的】 他の特性を損なうことなく最大可制御電流を
大きくする。 【構成】 金属電極８、ｐ+ 基板１、ｎ- エピタキシャ
ル層２、ｐ拡散領域１１、ｎ+ 拡散領域１２、ｐ拡散領
域１３、Ａｌ−Ｓｉ電極７が順に積層されている。ｐ拡
散領域１３の表面において、周辺部分にｎ+ 拡散領域１
４が形成され、ｐ拡散領域１１、ｎ+ 拡散領域１２、ｐ
拡散領域１３、ｎ+ 拡散領域１４は、絶縁膜１４を介し
てゲート電極５と対向している。 【効果】 金属電極８からｎ- エピタキシャル層２、ｐ
拡散領域１１を経由してｎ+ 拡散領域１２に達したホー
ルは、Ａｌ−Ｓｉ電極７からｎ+ 拡散領域１４、ゲート
電極によって反転したｐ拡散領域を経由してｎ+ 拡散領
域１２に達した電子と再結合するため、ｐ拡散領域１３
を流れず、寄生サイリスタを動作させない。
大きくする。 【構成】 金属電極８、ｐ+ 基板１、ｎ- エピタキシャ
ル層２、ｐ拡散領域１１、ｎ+ 拡散領域１２、ｐ拡散領
域１３、Ａｌ−Ｓｉ電極７が順に積層されている。ｐ拡
散領域１３の表面において、周辺部分にｎ+ 拡散領域１
４が形成され、ｐ拡散領域１１、ｎ+ 拡散領域１２、ｐ
拡散領域１３、ｎ+ 拡散領域１４は、絶縁膜１４を介し
てゲート電極５と対向している。 【効果】 金属電極８からｎ- エピタキシャル層２、ｐ
拡散領域１１を経由してｎ+ 拡散領域１２に達したホー
ルは、Ａｌ−Ｓｉ電極７からｎ+ 拡散領域１４、ゲート
電極によって反転したｐ拡散領域を経由してｎ+ 拡散領
域１２に達した電子と再結合するため、ｐ拡散領域１３
を流れず、寄生サイリスタを動作させない。
Description
【０００１】
【産業上の利用分野】この発明はＭＩＳ構造を構成する
制御電極の電圧によって動作する半導体装置に関するも
のである。
制御電極の電圧によって動作する半導体装置に関するも
のである。
【０００２】
【従来の技術】図６に従来の半導体装置の断面図を示
す。ｐ+ 基板１の上主面上にｎ- エピタキシャル層２が
形成され、ｎ- エピタキシャル層２の表面にはｐ拡散領
域３が選択的に形成されている。
す。ｐ+ 基板１の上主面上にｎ- エピタキシャル層２が
形成され、ｎ- エピタキシャル層２の表面にはｐ拡散領
域３が選択的に形成されている。
【０００３】ｐ拡散領域３の表面には、更に選択的にｎ
+ 拡散領域４ａ，４ｂ，４ｃが形成されている。ｎ+ 拡
散領域４ａとｎ- エピタキシャル層２とに狭まれたｐ拡
散領域３の上部、及びｎ+拡散領域４ｂとｎ+ 拡散領域
４ｃとに狭まれたｐ拡散領域３の上部には、いずれもポ
リＳｉ等から成るゲート電極５が絶縁膜６によって絶縁
されて設けられている。絶縁膜６はｎ+ 拡散領域４ａの
表面の一部と、ｎ+ 拡散領域４ｂの表面の一部と、ｎ+
拡散領域４ａとｎ+ 拡散領域４ｂに狭まれたｐ拡散領域
３の表面とを除き、ｎ+ 拡散領域４ｃの表面と、ｐ拡散
領域３の表面と、ｎ- エピタキシャル層２の表面を覆っ
ている。Ａｌ−Ｓｉ電極７は絶縁膜６が覆っていない領
域上に形成され、ｎ+ 拡散領域４ａ，４ｂ及びｐ拡散領
域３とコンタクトしている。また、金属電極８がｐ+ 基
板１の下主面においてコンタクトしている。
+ 拡散領域４ａ，４ｂ，４ｃが形成されている。ｎ+ 拡
散領域４ａとｎ- エピタキシャル層２とに狭まれたｐ拡
散領域３の上部、及びｎ+拡散領域４ｂとｎ+ 拡散領域
４ｃとに狭まれたｐ拡散領域３の上部には、いずれもポ
リＳｉ等から成るゲート電極５が絶縁膜６によって絶縁
されて設けられている。絶縁膜６はｎ+ 拡散領域４ａの
表面の一部と、ｎ+ 拡散領域４ｂの表面の一部と、ｎ+
拡散領域４ａとｎ+ 拡散領域４ｂに狭まれたｐ拡散領域
３の表面とを除き、ｎ+ 拡散領域４ｃの表面と、ｐ拡散
領域３の表面と、ｎ- エピタキシャル層２の表面を覆っ
ている。Ａｌ−Ｓｉ電極７は絶縁膜６が覆っていない領
域上に形成され、ｎ+ 拡散領域４ａ，４ｂ及びｐ拡散領
域３とコンタクトしている。また、金属電極８がｐ+ 基
板１の下主面においてコンタクトしている。
【０００４】図７は図６に示した半導体装置の動作を示
す断面図であり、金属電極８にアノードＡを、Ａｌ−Ｓ
ｉ電極７にコレクタＣを、ゲート電極５にゲートＧをそ
れぞれ接続したものである。また、図中で実線の矢印は
ホールの流れを、破線の矢印は電子の流れを示す。
す断面図であり、金属電極８にアノードＡを、Ａｌ−Ｓ
ｉ電極７にコレクタＣを、ゲート電極５にゲートＧをそ
れぞれ接続したものである。また、図中で実線の矢印は
ホールの流れを、破線の矢印は電子の流れを示す。
【０００５】ゲートＧの電位がコレクタＣの電位と等し
い場合には、アノードＡの電位を上昇させてゆくと、ｐ
拡散領域３とｎ- エピタキシャル層２の作るｐｎ接合か
ら空乏層がのびてコレクタＣとアノードＡの間の耐圧を
保持する（ＯＦＦ状態）。
い場合には、アノードＡの電位を上昇させてゆくと、ｐ
拡散領域３とｎ- エピタキシャル層２の作るｐｎ接合か
ら空乏層がのびてコレクタＣとアノードＡの間の耐圧を
保持する（ＯＦＦ状態）。
【０００６】一方、ゲートＧの電位がコレクタＣの電位
よりも高くなるとゲート電極５直下のｐ拡散領域３の導
電型がｎ型に反転し、チャネルが形成される。このた
め、ｎ+ 拡散領域４ａからｎ- エピタキシャル層２へと
電子が流れる（左側の破線矢印参照）。
よりも高くなるとゲート電極５直下のｐ拡散領域３の導
電型がｎ型に反転し、チャネルが形成される。このた
め、ｎ+ 拡散領域４ａからｎ- エピタキシャル層２へと
電子が流れる（左側の破線矢印参照）。
【０００７】逆にｐ+ 基板１からはホールがｎ- エピタ
キシャル層２へと注入される。注入されたホールはｐ拡
散領域３へと流れこむが、ｎ+ 拡散領域４ｃの直下に流
れ込んだホールの一部はｐ拡散領域３内を横へ流れてＡ
ｌ−Ｓｉ電極７へ到達する（実線矢印参照）。このと
き、ｐ拡散領域３がｎ+ 拡散領域４ｃの直下に作る抵抗
Ｒ１における電圧降下のため、ｎ+ 拡散領域４ｃの直下
のｐ拡散領域３の電位は、Ａｌ−Ｓｉ電極７の電位に対
して上昇してゆく。
キシャル層２へと注入される。注入されたホールはｐ拡
散領域３へと流れこむが、ｎ+ 拡散領域４ｃの直下に流
れ込んだホールの一部はｐ拡散領域３内を横へ流れてＡ
ｌ−Ｓｉ電極７へ到達する（実線矢印参照）。このと
き、ｐ拡散領域３がｎ+ 拡散領域４ｃの直下に作る抵抗
Ｒ１における電圧降下のため、ｎ+ 拡散領域４ｃの直下
のｐ拡散領域３の電位は、Ａｌ−Ｓｉ電極７の電位に対
して上昇してゆく。
【０００８】一方、ｎ+ 拡散領域４ｃはチャネル及びｎ
+ 拡散領域４ｂを介してＡｌ−Ｓｉ電極７と接続されて
いるので、この部分の電位上昇は、ｎ+ 拡散領域４ｃの
直下のｐ拡散領域３のそれよりもかなり小さい。
+ 拡散領域４ｂを介してＡｌ−Ｓｉ電極７と接続されて
いるので、この部分の電位上昇は、ｎ+ 拡散領域４ｃの
直下のｐ拡散領域３のそれよりもかなり小さい。
【０００９】従って、ｐ拡散領域３内を横に流れるホー
ルが増大してくると、ｎ+ 拡散領域４ｃとその直下にお
けるｐ拡散領域３との間は順方向にバイアスされ、電子
はｐ拡散領域３を通ってｎ- エピタキシャル層２へと注
入される。そしてｎ+ 拡散領域４ｃ，ｐ拡散領域３，ｎ
- エピタキシャル層２，ｐ+ 基板１はサイリスタ構造を
形成するので、ｎ+ 拡散領域４ｃ，ｐ拡散領域３，ｎ-
エピタキシャル層２との間にある程度以上の電流が流れ
ると、コレクタＣとアノードＡの間に電流が流れる（Ｏ
Ｎ状態）。このように、サイリスタ動作によってＯＮ抵
抗の低い素子のＯＮ状態を得るため、抵抗Ｒ１の抵抗値
を十分大きくしてｎ+ 拡散領域４ｃ，ｐ拡散領域３の間
に十分な順バイアスがかかるように設計されている。
ルが増大してくると、ｎ+ 拡散領域４ｃとその直下にお
けるｐ拡散領域３との間は順方向にバイアスされ、電子
はｐ拡散領域３を通ってｎ- エピタキシャル層２へと注
入される。そしてｎ+ 拡散領域４ｃ，ｐ拡散領域３，ｎ
- エピタキシャル層２，ｐ+ 基板１はサイリスタ構造を
形成するので、ｎ+ 拡散領域４ｃ，ｐ拡散領域３，ｎ-
エピタキシャル層２との間にある程度以上の電流が流れ
ると、コレクタＣとアノードＡの間に電流が流れる（Ｏ
Ｎ状態）。このように、サイリスタ動作によってＯＮ抵
抗の低い素子のＯＮ状態を得るため、抵抗Ｒ１の抵抗値
を十分大きくしてｎ+ 拡散領域４ｃ，ｐ拡散領域３の間
に十分な順バイアスがかかるように設計されている。
【００１０】次に素子のＯＮ状態からゲートＧの電位を
下げてゆくと、チャネルの消失によりｎ+ 拡散領域４ｃ
はｎ+ 拡散領域４ｂと導通がとれなくなってｐ拡散領域
３との間に順バイアスがかからなくなる。従ってサイリ
スタ動作は止まり、ｎ- エピタキシャル層２に注入され
ていたホールはｎ- エピタキシャル層２内で再結合した
り、ｐ拡散領域３への流入で消滅し、コレクタＣとアノ
ードＡの間の電流は流れなくなる（ＯＦＦ状態）。
下げてゆくと、チャネルの消失によりｎ+ 拡散領域４ｃ
はｎ+ 拡散領域４ｂと導通がとれなくなってｐ拡散領域
３との間に順バイアスがかからなくなる。従ってサイリ
スタ動作は止まり、ｎ- エピタキシャル層２に注入され
ていたホールはｎ- エピタキシャル層２内で再結合した
り、ｐ拡散領域３への流入で消滅し、コレクタＣとアノ
ードＡの間の電流は流れなくなる（ＯＦＦ状態）。
【００１１】
【発明が解決しようとする課題】しかし、ｐ拡散領域３
はｎ+ 拡散領域４ｂの直下において抵抗Ｒ２をも形成
し、この抵抗が大きい場合にはｎ+ 拡散領域４ｃの場合
と同様に抵抗Ｒ２における電圧降下によってｎ+ 拡散領
域４ｂとｐ拡散領域３との間に順バイアスがかかること
になり、ｎ+ 拡散領域４ｂ，ｐ拡散領域３，ｎ- エピタ
キシャル層２，ｐ+ 基板１の作るサイリスタ構造が動作
する。この動作には、ゲート電極５によって生じたチャ
ネルは関与しないため、ゲートＧの印加電圧によってコ
レクタＣとアノードＡの間の電流を制御できない。即ち
従来の半導体装置では、いわゆるラッチアップ状態を招
くという問題点があった。
はｎ+ 拡散領域４ｂの直下において抵抗Ｒ２をも形成
し、この抵抗が大きい場合にはｎ+ 拡散領域４ｃの場合
と同様に抵抗Ｒ２における電圧降下によってｎ+ 拡散領
域４ｂとｐ拡散領域３との間に順バイアスがかかること
になり、ｎ+ 拡散領域４ｂ，ｐ拡散領域３，ｎ- エピタ
キシャル層２，ｐ+ 基板１の作るサイリスタ構造が動作
する。この動作には、ゲート電極５によって生じたチャ
ネルは関与しないため、ゲートＧの印加電圧によってコ
レクタＣとアノードＡの間の電流を制御できない。即ち
従来の半導体装置では、いわゆるラッチアップ状態を招
くという問題点があった。
【００１２】これを更に詳しく調べるため、図８に図６
及び図７に示した半導体装置の等価回路図を示した。ト
ランジスタＢ１は、ｎ+ 拡散領域４ｃ，ｐ拡散領域３，
ｎ- エピタキシャル層２が作るｎｐｎバイポーラトラン
ジスタ，トランジスタＢ２はｐ+ 基板１，ｎ- エピタキ
シャル層２，ｐ拡散領域３が作るｐｎｐバイポーラトラ
ンジスタ，トランジスタＢ３はｎ+ 拡散領域４ｂ，ｐ拡
散領域３，ｎ- エピタキシャル層２が作るｎｐｎバイポ
ーラトランジスタ，トランジスタＭ１はｎ+ 拡散領域４
ａ，ｐ拡散領域３，ｎ- エピタキシャル層２が作るｎチ
ャネルＭＯＳトランジスタ，トランジスタＭ２はｎ+ 拡
散領域４ｂ，ｐ拡散領域３，ｎ+ 拡散領域４ｃが作るｎ
チャネルＭＯＳトランジスタである。通常の動作では、
トランジスタＢ１とトランジスタＢ２とが作るサイリス
タ（トランジスタＢ１のベースが抵抗Ｒ１でバイアスさ
れている）の動作をトランジスタＭ２がＯＮ／ＯＦＦす
る。しかし寄生的にトランジスタＢ３が存在し、そのベ
ースが抵抗Ｒ２によってバイアスされているため、トラ
ンジスタＢ２とトランジスタＢ３が作るサイリスタが、
トランジスタＭ２，トランジスタＢ１と独立して動作し
てラッチアップを招く。
及び図７に示した半導体装置の等価回路図を示した。ト
ランジスタＢ１は、ｎ+ 拡散領域４ｃ，ｐ拡散領域３，
ｎ- エピタキシャル層２が作るｎｐｎバイポーラトラン
ジスタ，トランジスタＢ２はｐ+ 基板１，ｎ- エピタキ
シャル層２，ｐ拡散領域３が作るｐｎｐバイポーラトラ
ンジスタ，トランジスタＢ３はｎ+ 拡散領域４ｂ，ｐ拡
散領域３，ｎ- エピタキシャル層２が作るｎｐｎバイポ
ーラトランジスタ，トランジスタＭ１はｎ+ 拡散領域４
ａ，ｐ拡散領域３，ｎ- エピタキシャル層２が作るｎチ
ャネルＭＯＳトランジスタ，トランジスタＭ２はｎ+ 拡
散領域４ｂ，ｐ拡散領域３，ｎ+ 拡散領域４ｃが作るｎ
チャネルＭＯＳトランジスタである。通常の動作では、
トランジスタＢ１とトランジスタＢ２とが作るサイリス
タ（トランジスタＢ１のベースが抵抗Ｒ１でバイアスさ
れている）の動作をトランジスタＭ２がＯＮ／ＯＦＦす
る。しかし寄生的にトランジスタＢ３が存在し、そのベ
ースが抵抗Ｒ２によってバイアスされているため、トラ
ンジスタＢ２とトランジスタＢ３が作るサイリスタが、
トランジスタＭ２，トランジスタＢ１と独立して動作し
てラッチアップを招く。
【００１３】図９はゲートＧの電位に対してコレクタＣ
とアノードＡの間に流れる電流を示したグラフである。
領域Ｌはラッチアップ状態を示し、ゲートＧの電位はコ
レクタＣとアノードＡの間に流れる電流を制御すること
ができていない。このようなラッチアップに至る前の、
最も大きな制御可能な電流（最大可制御電流）Ｉc を大
きくとるためには抵抗Ｒ２を小さくすればよい。しかし
このために例えばｐ拡散領域３の拡散を深くすると、Ｏ
Ｎ抵抗が増大したり、サイリスタ動作を維持するための
最小電流（保持電流）Ｉh が大きくなる。
とアノードＡの間に流れる電流を示したグラフである。
領域Ｌはラッチアップ状態を示し、ゲートＧの電位はコ
レクタＣとアノードＡの間に流れる電流を制御すること
ができていない。このようなラッチアップに至る前の、
最も大きな制御可能な電流（最大可制御電流）Ｉc を大
きくとるためには抵抗Ｒ２を小さくすればよい。しかし
このために例えばｐ拡散領域３の拡散を深くすると、Ｏ
Ｎ抵抗が増大したり、サイリスタ動作を維持するための
最小電流（保持電流）Ｉh が大きくなる。
【００１４】以上に示したように、従来の半導体装置で
は、保持電流等の他の特性を損なわずに最大可制御電流
を大きくすることが困難であるという問題点があった。
は、保持電流等の他の特性を損なわずに最大可制御電流
を大きくすることが困難であるという問題点があった。
【００１５】この発明は上記のような問題点を解決する
ためになされたもので、他の特性を損なわずに最大可制
御電流を大きくすることができる半導体装置を得る事を
目的とする。
ためになされたもので、他の特性を損なわずに最大可制
御電流を大きくすることができる半導体装置を得る事を
目的とする。
【００１６】
【課題を解決するための手段】この発明の半導体装置
は、第１主面と第２主面とを有する第１導電型の第１半
導体層と、前記第１主面上に形成された第２導電型の第
２半導体層と、前記第２半導体層上に形成された第１導
電型の第３半導体層と、前記第３半導体層上において、
選択的に形成された第２導電型の第４半導体層と、前記
第４半導体層上に形成された第１導電型の第５半導体層
と、前記第５半導体層の上部の周辺部分において選択的
に形成された第２導電型の第６半導体層と、前記第３半
導体層のうち前記第４半導体層の形成されていない領域
上に形成され、前記第３半導体層及び前記第４半導体層
及び前記第５半導体層及び前記第６半導体層と接する絶
縁層と、前記絶縁層を介して前記第３半導体層及び前記
第５半導体層と接し、前記絶縁層の内部に形成される制
御電極と、前記第５半導体層上及び前記第６半導体層上
にまたがって形成される第１電極と、前記第２主面上に
形成された第２電極とを備える。
は、第１主面と第２主面とを有する第１導電型の第１半
導体層と、前記第１主面上に形成された第２導電型の第
２半導体層と、前記第２半導体層上に形成された第１導
電型の第３半導体層と、前記第３半導体層上において、
選択的に形成された第２導電型の第４半導体層と、前記
第４半導体層上に形成された第１導電型の第５半導体層
と、前記第５半導体層の上部の周辺部分において選択的
に形成された第２導電型の第６半導体層と、前記第３半
導体層のうち前記第４半導体層の形成されていない領域
上に形成され、前記第３半導体層及び前記第４半導体層
及び前記第５半導体層及び前記第６半導体層と接する絶
縁層と、前記絶縁層を介して前記第３半導体層及び前記
第５半導体層と接し、前記絶縁層の内部に形成される制
御電極と、前記第５半導体層上及び前記第６半導体層上
にまたがって形成される第１電極と、前記第２主面上に
形成された第２電極とを備える。
【００１７】
【作用】この発明において第１半導体層から第２半導体
層及び第３半導体層を経由して第４半導体層へと注入さ
れた第１導電型のキャリアは、第６半導体層から第５半
導体層内に形成された反転層を経由して第４半導体層へ
と注入された第２導電型のキャリアによって再結合さ
れ、消滅してしまうので、第５半導体層のうち反転層が
形成されていない領域に電流は流れず、従って第６半導
体層と第５半導体層が順方向にバイアスされることもな
く、第５半導体層を流れる電流は制御電極の電位によっ
て制御可能である。
層及び第３半導体層を経由して第４半導体層へと注入さ
れた第１導電型のキャリアは、第６半導体層から第５半
導体層内に形成された反転層を経由して第４半導体層へ
と注入された第２導電型のキャリアによって再結合さ
れ、消滅してしまうので、第５半導体層のうち反転層が
形成されていない領域に電流は流れず、従って第６半導
体層と第５半導体層が順方向にバイアスされることもな
く、第５半導体層を流れる電流は制御電極の電位によっ
て制御可能である。
【００１８】
【実施例】図１のこの発明の第１の実施例を示す。ｐ+
基板１の上主面上にｎ- エピタキシャル層２が形成さ
れ、ｎ- エピタキシャル層２上にはｐ拡散領域１１とｐ
+ 拡散領域１５が形成されている。
基板１の上主面上にｎ- エピタキシャル層２が形成さ
れ、ｎ- エピタキシャル層２上にはｐ拡散領域１１とｐ
+ 拡散領域１５が形成されている。
【００１９】ｐ拡散領域１１の中央付近の上部には、ｎ
+ 拡散領域１２，ｐ拡散領域１３が下から順に形成され
ており、更にｐ拡散領域１３の表面にはその周辺に選択
的にｎ+ 拡散領域１４が形成されている。
+ 拡散領域１２，ｐ拡散領域１３が下から順に形成され
ており、更にｐ拡散領域１３の表面にはその周辺に選択
的にｎ+ 拡散領域１４が形成されている。
【００２０】一方、ｐ拡散領域１１の周辺部の上部には
ポリＳｉ等で形成されたゲート電極５が形成されてお
り、ゲート電極５は絶縁膜６によって絶縁分離されてい
る。即ちゲート電極５は絶縁膜６、ｎ+ 拡散領域１４，
ｎ+ 拡散領域１２と共に縦型のＭＯＳ構造を形成してい
ることになる。
ポリＳｉ等で形成されたゲート電極５が形成されてお
り、ゲート電極５は絶縁膜６によって絶縁分離されてい
る。即ちゲート電極５は絶縁膜６、ｎ+ 拡散領域１４，
ｎ+ 拡散領域１２と共に縦型のＭＯＳ構造を形成してい
ることになる。
【００２１】ｐ+ 拡散領域１５とｎ+ 拡散領域１４とｐ
拡散領域１３とはＡｌ−Ｓｉ電極７によって短絡され、
金属電極８はｐ+ 基板１の下主面においてコンタクトし
ている。
拡散領域１３とはＡｌ−Ｓｉ電極７によって短絡され、
金属電極８はｐ+ 基板１の下主面においてコンタクトし
ている。
【００２２】図２は図１に示した半導体装置の動作を示
す断面図であり、金属電極８にアノードＡを、Ａｌ−Ｓ
ｉ電極７にコレクタＣを、ゲート電極５にゲートＧをそ
れぞれ接続したものである。また図中で実線の矢印はホ
ールの流れを、破線の矢印は電子の流れを示す。
す断面図であり、金属電極８にアノードＡを、Ａｌ−Ｓ
ｉ電極７にコレクタＣを、ゲート電極５にゲートＧをそ
れぞれ接続したものである。また図中で実線の矢印はホ
ールの流れを、破線の矢印は電子の流れを示す。
【００２３】ゲートＧの電位がコレクタＣの電位と等し
い場合には、アノードＡの電位を上昇させてゆくと、ｐ
拡散領域１１またはｐ+ 拡散領域１５とｎ- エピタキシ
ャル層２の作るｐｎ接合から空乏層がのび、コレクタＣ
とアノードＡの間の耐圧を保持する（ＯＦＦ状態）。
い場合には、アノードＡの電位を上昇させてゆくと、ｐ
拡散領域１１またはｐ+ 拡散領域１５とｎ- エピタキシ
ャル層２の作るｐｎ接合から空乏層がのび、コレクタＣ
とアノードＡの間の耐圧を保持する（ＯＦＦ状態）。
【００２４】一方、ゲートＧの電位がコレクタＣの電位
よりも高くなると絶縁膜６を介してゲート電極５と対面
するｐ拡散領域１３の導電型がｎ型に反転し、チャネル
が形成される。このため、コレクタＣからＡｌ−Ｓｉ電
極７及びｎ+ 拡散領域１４及びチャネルを通って電子が
ｎ+ 拡散領域１２へ流れ、ｎ+ 拡散領域１２とｐ拡散領
域１１との間には順バイアスがかかっているので電子は
更にｎ- エピタキシャル層２へ注入される（破線矢印参
照）。一方、ｎ+ 基板１とｎ- エピタキシャル層２との
間にも順バイアスがかかっているのでアノードＡから金
属電極８及びｐ+ 基板１を通ってホールがｎ- エピタキ
シャル層２へ注入される。ｎ- エピタキシャル層２へ注
入されたホールの一部は更にｐ拡散領域１１を通ってｎ
+ 拡散領域１２に注入され、他の一部はｎ- エピタキシ
ャル層２から、あるいは更にｐ拡散領域１１を経由し
て、ｐ+ 拡散領域１５へと向かう（実線矢印参照）。
よりも高くなると絶縁膜６を介してゲート電極５と対面
するｐ拡散領域１３の導電型がｎ型に反転し、チャネル
が形成される。このため、コレクタＣからＡｌ−Ｓｉ電
極７及びｎ+ 拡散領域１４及びチャネルを通って電子が
ｎ+ 拡散領域１２へ流れ、ｎ+ 拡散領域１２とｐ拡散領
域１１との間には順バイアスがかかっているので電子は
更にｎ- エピタキシャル層２へ注入される（破線矢印参
照）。一方、ｎ+ 基板１とｎ- エピタキシャル層２との
間にも順バイアスがかかっているのでアノードＡから金
属電極８及びｐ+ 基板１を通ってホールがｎ- エピタキ
シャル層２へ注入される。ｎ- エピタキシャル層２へ注
入されたホールの一部は更にｐ拡散領域１１を通ってｎ
+ 拡散領域１２に注入され、他の一部はｎ- エピタキシ
ャル層２から、あるいは更にｐ拡散領域１１を経由し
て、ｐ+ 拡散領域１５へと向かう（実線矢印参照）。
【００２５】ここで、ｎ+ 拡散領域１２，ｐ拡散領域１
１，ｎ- エピタキシャル層２，ｐ+ 基板１によってサイ
リスタが構成されているので、電流が保持電流Ｉh 以上
になると、サイリスタ動作が行なわれる。このサイリス
タ動作が行なわれているとき、ｐ拡散領域１１を通って
ｎ+ 拡散領域１２に注入されるホールは、殆んどｎ+ 拡
散領域１２内で再結合し、Ａｌ−Ｓｉ電極７へ向かうこ
とはない。即ちチャネルが形成されていないｐ拡散領域
１３では電子もホールも移動せず、この部分に形成され
た抵抗Ｒ１３には電流が流れない。従って抵抗Ｒ１３に
おいては電圧降下が生じることもなく、ｎ+ 拡散領域１
４とｐ拡散領域１３の間に順バイアスがかかることもな
いので依然として、ｐ拡散領域１３中を流れる電流の経
路はチャネルに限定される。即ちラッチアップが生じる
ことなくゲート電極５によってコレクタＣとアノードＡ
の間を流れる電流を制御することができ、最大可制御電
流Ｉc を高めることができる。しかも既述のように電流
の経路はｐ拡散領域１３内では、チャネルに限定される
ので、ｐ拡散領域１３の抵抗Ｒ１３を高める等の改善は
不要であり、ＯＮ抵抗を増大させてしまうこともない。
１，ｎ- エピタキシャル層２，ｐ+ 基板１によってサイ
リスタが構成されているので、電流が保持電流Ｉh 以上
になると、サイリスタ動作が行なわれる。このサイリス
タ動作が行なわれているとき、ｐ拡散領域１１を通って
ｎ+ 拡散領域１２に注入されるホールは、殆んどｎ+ 拡
散領域１２内で再結合し、Ａｌ−Ｓｉ電極７へ向かうこ
とはない。即ちチャネルが形成されていないｐ拡散領域
１３では電子もホールも移動せず、この部分に形成され
た抵抗Ｒ１３には電流が流れない。従って抵抗Ｒ１３に
おいては電圧降下が生じることもなく、ｎ+ 拡散領域１
４とｐ拡散領域１３の間に順バイアスがかかることもな
いので依然として、ｐ拡散領域１３中を流れる電流の経
路はチャネルに限定される。即ちラッチアップが生じる
ことなくゲート電極５によってコレクタＣとアノードＡ
の間を流れる電流を制御することができ、最大可制御電
流Ｉc を高めることができる。しかも既述のように電流
の経路はｐ拡散領域１３内では、チャネルに限定される
ので、ｐ拡散領域１３の抵抗Ｒ１３を高める等の改善は
不要であり、ＯＮ抵抗を増大させてしまうこともない。
【００２６】なお、ｐ+ 拡散領域１５はＯＮ状態からＯ
ＦＦ状態への移行を速やかにする役割を果す。ＯＮ状態
からゲートＧの電圧、即ちゲート電極５の電圧を低下さ
せると、前述のサイリスタに直列に接続されるチャネル
が消失してゆき、サイリスタ動作が停止する。このとき
ｐ+ 基板１からｎ- エピタキシャル層２に注入されたホ
ールはｎ- エピタキシャル層２のみならずｐ+ 拡散領域
１５へも流入して消滅するので早くＯＦＦ状態になる。
ＦＦ状態への移行を速やかにする役割を果す。ＯＮ状態
からゲートＧの電圧、即ちゲート電極５の電圧を低下さ
せると、前述のサイリスタに直列に接続されるチャネル
が消失してゆき、サイリスタ動作が停止する。このとき
ｐ+ 基板１からｎ- エピタキシャル層２に注入されたホ
ールはｎ- エピタキシャル層２のみならずｐ+ 拡散領域
１５へも流入して消滅するので早くＯＦＦ状態になる。
【００２７】図３は、図１及び図２に示した半導体装置
の等価回路図である。トランジスタＢ１１はｎ+ 拡散領
域１２，ｐ拡散領域１１，ｎ- エピタキシャル層２が作
るｎｐｎバイポーラトランジスタ，トランジスタＢ１２
はｐ+ 基板１，ｎ- エピタキシャル層２，ｐ拡散領域１
１及びｐ+ 拡散領域１５が作るｐｎｐトランジスタ、ト
ランジスタＢ１３はｎ+ 拡散領域１４，ｐ拡散領域１
３，ｎ+ 拡散領域１２が作るｎｐｎトランジスタであ
る。トランジスタＭ１２はｎ+ 拡散領域１２，ｐ拡散領
域１３，ｎ+ 拡散領域１４が作るｎチャネルＭＯＳトラ
ンジスタである。ゲート電極５（ゲートＧ）の電圧を高
くしてトランジスタＭ１２を動作させることにより、ト
ランジスタＢ１１とトランジスタＢ１２の作るサイリス
タが動作する。またゲート電極５（ゲートＧ）の電圧を
低くしてトランジスタＭ１２を停止すればトランジスタ
Ｂ１１はコレクタＣと電気的に切り離され、サイリスタ
動作は停止する。ここでトランジスタＢ１３が寄生的に
存在するが、そのベースであるｐ拡散領域１３にはホー
ルが流れ込まないため、ベース電流は殆んど無く、従っ
て抵抗Ｒ１３が接続されていてもトランジスタＢ１３の
ベース・エミッタ間には満足な順バイアスがかからな
い。このためトランジスタＢ１３が動作することはない
ので、ラッチアップも生じない。
の等価回路図である。トランジスタＢ１１はｎ+ 拡散領
域１２，ｐ拡散領域１１，ｎ- エピタキシャル層２が作
るｎｐｎバイポーラトランジスタ，トランジスタＢ１２
はｐ+ 基板１，ｎ- エピタキシャル層２，ｐ拡散領域１
１及びｐ+ 拡散領域１５が作るｐｎｐトランジスタ、ト
ランジスタＢ１３はｎ+ 拡散領域１４，ｐ拡散領域１
３，ｎ+ 拡散領域１２が作るｎｐｎトランジスタであ
る。トランジスタＭ１２はｎ+ 拡散領域１２，ｐ拡散領
域１３，ｎ+ 拡散領域１４が作るｎチャネルＭＯＳトラ
ンジスタである。ゲート電極５（ゲートＧ）の電圧を高
くしてトランジスタＭ１２を動作させることにより、ト
ランジスタＢ１１とトランジスタＢ１２の作るサイリス
タが動作する。またゲート電極５（ゲートＧ）の電圧を
低くしてトランジスタＭ１２を停止すればトランジスタ
Ｂ１１はコレクタＣと電気的に切り離され、サイリスタ
動作は停止する。ここでトランジスタＢ１３が寄生的に
存在するが、そのベースであるｐ拡散領域１３にはホー
ルが流れ込まないため、ベース電流は殆んど無く、従っ
て抵抗Ｒ１３が接続されていてもトランジスタＢ１３の
ベース・エミッタ間には満足な順バイアスがかからな
い。このためトランジスタＢ１３が動作することはない
ので、ラッチアップも生じない。
【００２８】図４はゲートＧの電位に対してコレクタＣ
とアノードＡの間に流れる電流を示したグラフである。
ラッチアップが生じないため、従来の場合を示す図９と
比較して、最大可制御電流Ｉc の保持電流Ｉh に対する
比が大きくとれていることがわかる。
とアノードＡの間に流れる電流を示したグラフである。
ラッチアップが生じないため、従来の場合を示す図９と
比較して、最大可制御電流Ｉc の保持電流Ｉh に対する
比が大きくとれていることがわかる。
【００２９】図５はこの発明の第２実施例の構造を示す
斜視図である。なお、構造の把握を容易にするために図
示した構造の上部に設けられるべき、絶縁膜６及びＡｌ
−Ｓｉ電極７は略している。
斜視図である。なお、構造の把握を容易にするために図
示した構造の上部に設けられるべき、絶縁膜６及びＡｌ
−Ｓｉ電極７は略している。
【００３０】第１実施例と同様にしてｐ+ 基板１，ｎ-
エピタキシャル層２，ｐ拡散領域１１，ｎ+ 拡散領域１
２，ｐ+ 拡散領域１５，絶縁膜６，ゲート電極５が構成
されている。しかし、第１実施例の場合とは異なり、ｐ
拡散領域１３のうちｎ+ 拡散領域１４に狭まれた部分も
絶縁膜６を介してゲート電極５と対向している。このた
めゲート電極に狭まれたｐ拡散領域１３を薄く、即ち図
中の間隔Ｄを０．５μｍ以下に形成することができ、Ｏ
Ｎ状態においてｐ拡散領域１３の全体の導電型を反転さ
せることができるので、電子とホールの再結合率は第１
実施例と比較して更に向上する。またｐ拡散領域１３全
体がチャネルとなることで図３に示した等価回路におけ
る抵抗Ｒ１３が消失し、第１実施例よりも更に大きな最
大可制御電流Ｉh を得ることができる。
エピタキシャル層２，ｐ拡散領域１１，ｎ+ 拡散領域１
２，ｐ+ 拡散領域１５，絶縁膜６，ゲート電極５が構成
されている。しかし、第１実施例の場合とは異なり、ｐ
拡散領域１３のうちｎ+ 拡散領域１４に狭まれた部分も
絶縁膜６を介してゲート電極５と対向している。このた
めゲート電極に狭まれたｐ拡散領域１３を薄く、即ち図
中の間隔Ｄを０．５μｍ以下に形成することができ、Ｏ
Ｎ状態においてｐ拡散領域１３の全体の導電型を反転さ
せることができるので、電子とホールの再結合率は第１
実施例と比較して更に向上する。またｐ拡散領域１３全
体がチャネルとなることで図３に示した等価回路におけ
る抵抗Ｒ１３が消失し、第１実施例よりも更に大きな最
大可制御電流Ｉh を得ることができる。
【００３１】
【発明の効果】以上に説明したように、この発明にかか
る半導体装置では、第３半導体層と第１電極との間に流
れる電流の経路は、第５半導体層のうち制御電極によっ
て導電型が反転した部分に限定される。よって寄生サイ
リスタが動作することがなくラッチアップは生じず、ま
た第３半導体層の作る抵抗を増大させる必要もないので
ＯＮ抵抗を増大させることもない。従って他の特性を損
なわずに最大可制御電流を大きくすることができる半導
体装置を得ることができる。
る半導体装置では、第３半導体層と第１電極との間に流
れる電流の経路は、第５半導体層のうち制御電極によっ
て導電型が反転した部分に限定される。よって寄生サイ
リスタが動作することがなくラッチアップは生じず、ま
た第３半導体層の作る抵抗を増大させる必要もないので
ＯＮ抵抗を増大させることもない。従って他の特性を損
なわずに最大可制御電流を大きくすることができる半導
体装置を得ることができる。
【図１】この発明の第１実施例を示す断面側面図であ
る。
る。
【図２】この発明の第１実施例を示す断面側面図であ
る。
る。
【図３】図２に示す半導体装置の等価回路図である。
【図４】図２に示す半導体装置の電気特性を示すグラフ
である。
である。
【図５】この発明の第２実施例を示す斜視図である。
【図６】従来の半導体装置を示す断面側面図である。
【図７】従来の半導体装置を示す断面側面図である。
【図８】図７に示す半導体装置の等価回路図である。
【図９】図７に示す半導体装置の電気特性を示すグラフ
である。
である。
１ ｐ+ 基板 ２ ｎ- エピタキシャル層 ５ ゲート電極 ６ 絶縁膜 ７ Ａｌ−Ｓｉ電極 ８ 金属電極 １１，１３ ｐ拡散領域 １２，１４ ｎ+ 拡散領域 １５ ｐ+ 拡散領域
Claims (1)
- 【特許請求の範囲】 【請求項１】 第１主面と第２主面とを有する第１導電
型の第１半導体層と、前記第１主面上に形成された第２
導電型の第２半導体層と、 前記第２半導体層上に形成された第１導電型の第３半導
体層と、 前記第３半導体層上において、選択的に形成された第２
導電型の第４半導体層と、 前記第４半導体層上に形成された第１導電型の第５半導
体層と、 前記第５半導体層の上部の周辺部分において選択的に形
成された第２導電型の第６半導体層を備え、 前記第５半導体層のうち、前記第４半導体層と前記第６
半導体層とに挟まれた領域にはチャネルが形成され、 更に前記チャネルと接する絶縁層と、 前記絶縁層の内部に形成される制御電極と、 前記第５半導体層上及び前記第６半導体層上にまたがっ
て形成される第１電極と、 前記第２主面上に形成された第２電極と、を備える半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16797791A JP2683302B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16797791A JP2683302B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513769A true JPH0513769A (ja) | 1993-01-22 |
| JP2683302B2 JP2683302B2 (ja) | 1997-11-26 |
Family
ID=15859528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16797791A Expired - Lifetime JP2683302B2 (ja) | 1991-07-09 | 1991-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2683302B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0756330A2 (en) * | 1995-07-19 | 1997-01-29 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device with insulated trench gate and manufacturing method thereof |
| US6693310B1 (en) | 1995-07-19 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100452312B1 (ko) * | 1997-05-13 | 2005-07-05 | 삼성전자주식회사 | 지티오(gto)를이용한메모리소자및그의제조방법 |
-
1991
- 1991-07-09 JP JP16797791A patent/JP2683302B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0756330A2 (en) * | 1995-07-19 | 1997-01-29 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device with insulated trench gate and manufacturing method thereof |
| EP0756330A3 (en) * | 1995-07-19 | 1999-03-10 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor device with insulated trench gate and manufacturing method thereof |
| EP1030373A1 (en) * | 1995-07-19 | 2000-08-23 | Mitsubishi Denki Kabushiki Kaisha | Power semiconductor diode with insulated gate and manufacturing method thereof |
| US6265735B1 (en) * | 1995-07-19 | 2001-07-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| EP1154491A1 (en) * | 1995-07-19 | 2001-11-14 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| EP1158582A1 (en) * | 1995-07-19 | 2001-11-28 | Mitsubishi Denki Kabushiki Kaisha | Pin diode with insulated gate and manufacturing method thereof |
| US6445012B2 (en) | 1995-07-19 | 2002-09-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6693310B1 (en) | 1995-07-19 | 2004-02-17 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6867437B2 (en) | 1995-07-19 | 2005-03-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6897493B2 (en) | 1995-07-19 | 2005-05-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US7253031B2 (en) | 1995-07-19 | 2007-08-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100452312B1 (ko) * | 1997-05-13 | 2005-07-05 | 삼성전자주식회사 | 지티오(gto)를이용한메모리소자및그의제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2683302B2 (ja) | 1997-11-26 |
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