CN106684084B - Fet-双极晶体管组合以及包括该fet双极晶体管组合的开关 - Google Patents

Fet-双极晶体管组合以及包括该fet双极晶体管组合的开关 Download PDF

Info

Publication number
CN106684084B
CN106684084B CN201610986436.1A CN201610986436A CN106684084B CN 106684084 B CN106684084 B CN 106684084B CN 201610986436 A CN201610986436 A CN 201610986436A CN 106684084 B CN106684084 B CN 106684084B
Authority
CN
China
Prior art keywords
region
bipolar transistor
current flow
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610986436.1A
Other languages
English (en)
Other versions
CN106684084A (zh
Inventor
E·J·考尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Global ULC
Analog Devices International ULC
Original Assignee
Analog Devices Global ULC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Global ULC filed Critical Analog Devices Global ULC
Publication of CN106684084A publication Critical patent/CN106684084A/zh
Application granted granted Critical
Publication of CN106684084B publication Critical patent/CN106684084B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/168—Modifications for eliminating interference voltages or currents in composite switches

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本公开涉及FET‑双极晶体管组合以及包括该FET双极晶体管组合的开关。提供了一种晶体管开关设备，其表现出相对良好的电压能力和相对容易的驱动要求以接通和断开设备。这可以减少可能扰乱其他组件的瞬态驱动电流。

Description

FET-双极晶体管组合以及包括该FET双极晶体管组合的开关
技术领域
本公开涉及场效应晶体管和双极晶体管的组合。
背景技术
需要能够切换高电压，通常高达1200伏特范围。该范围内的开关应用包括电机控制和逆变器等。该开关可以通过使用绝缘栅双极晶体管IGBT来实现。IGBT已经非常成功。但是它不是没有自己的问题。因此，仍然需要可在包括超过1000伏特电压的电压范围上操作的改进的半导体开关。
发明内容
根据本公开的第一方面，提供了一种电流流量控制设备，包括与场效应晶体管组合的双极晶体管。双极晶体管与场效应晶体管串联布置。第一半导体区域由双极晶体管和场效应晶体管共享。这又意味着可以使用更小的晶体管来提供基极电流。因此，可以大大减少驱动晶体管的寄生电容和输入节点，导致较小的瞬态电流。
这种布置可以允许场效应晶体管负责在关断状态下承载电流控制设备两端的大部分电压降。这又可以允许双极晶体管以比在IGBT中发现的更高的增益配置形成。因此，可以减小用于双极晶体管的驱动电流的大小。
附图说明
将结合附图通过非限制性示例参考那些教导的一些实施例来描述本公开的教导，在附图中：
图1是为了在上下文中放置本教导的目的的现有技术的垂直IGBT的横截面；
图2示出了用于表征双极晶体管的BVCE0和BVCB0的电路配置；
图3示出了图1所示的晶体管内的寄生元件的位置；
图4是图3的晶体管的等效电路；
图5示出了对图1的布置的已知修改，以便减少寄生元件导致晶体管闭锁的风险；
图6是构成本公开的第一实施例的晶体管的横截面；
图7是本公开的第二实施例的双极晶体管部分的横截面；
图8是具有集成驱动FET的本公开的实施例的平面图；
图9是图6所示的设备的等效电路；
图10a和10b是对于不同的集电极电压，设备内的电势作为图9的设备的顶部的距离的函数的曲线图；
图11示出了图6所示的布置的变型；
图12是图11所示的设备的等效电路；
图13是示出可应用于所有实施例的另一变型的横截面；
图14是根据本公开的教导的另一设备的平面图；
图15a更详细地示出了图14的设备的一部分的平面图，图15b示出了该设备的横截面；和
图16示出了用于讨论本公开的实施例的设备物理学的目的的横截面。
具体实施方式
某些实施例的以下详细描述呈现了具体实施例的各种描述。然而，本文所描述的创新可以以多种不同的方式实施，例如，如权利要求所限定和涵盖的。在本说明书中，参考附图，其中相同的附图标记可以表示相同或功能相似的元件。应当理解，图中所示的元件不一定按比例绘制。此外，将理解，某些实施例可以包括比附图中示出的更多元件和/或附图中示出的元件的子集。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。
在图中示出了一些晶体管结构。在附图中示出了不同掺杂浓度和掺杂剂类型的各个区域，并且为了图示的方便，由边界线表示。应当理解，由于所使用的掺杂技术，边界可以是漫射区域。此外，诸如“垂直”的术语是指在适当的附图中定向的设备。
图1示意性地示出了现有技术的垂直IGBT 2的配置。可以水平或垂直地形成IGBT。形成晶体管垂直地减小其在晶片上的占用面积，并因此降低晶体管的成本，尽管这伴随着不得不与晶片的背面接触的不便。水平晶体管可以具有晶片表面上的所有连接，但是结果在晶片的表面处占据更大的面积，并且因此更昂贵。图1所示的晶体管包括P型掺杂的处理晶片12，并且在其上形成金属接触13。在P型处理晶片12上提供半导体的N型区域14。区域14通常通过外延沉积生长，并且可以相对较厚，通常在高压设备中超过100微米。区域14通常相对较轻掺杂并且在图1中被标记为N-，而区域12被相当地重掺杂并且被指定为P+。通常，在P+处理晶片12和N-外延层14之间形成区域16，并且区域16比区域14更高度N型掺杂。该层16有助于防止穿通。在N-外延层14上形成P型区域20。因此，该结构是垂直PNP晶体管10的结构。可以提供高掺杂P+区域21以促进金属导体和P区域20之间的接触。
形成晶体管的基极的区域14的大深度使晶体管能够承受形成发射极的层12与形成集电极的层20之间的高电位差。设备可以承受的最大电压基本上与基层的深度线性地变化。然而，厚的基极区域也倾向于产生低的电流增益，其中电流增益β通常接近于1。因此，图1所示的高压PNP晶体管具有能够用作开关并承受高电压的优点，但是如果希望通过大的集电极电流，则它所引起的损失是大的基极电流。
从关于双极晶体管的文献中已知的是，晶体管击穿电压BVCE0(其是基极断开的集电极到发射极击穿电压)与BVCB0相关，BVCB0是共发射极晶体管的集电极到基极击穿电压发射极浮动。相对电路配置和击穿电压如图2所示。BVCE0和BVCBO之间的关系由下式给出
BVCE0＝BVCBO/(1/β)^(1/m) 等式1
其中β＝电流增益和
对于NPN，m＝4，对于PNP硅晶体管，m＝2。
因此，为了良好的击穿性能，非常需要低增益。
为了解决低电流增益的这个问题，提供场效应晶体管FET以驱动基极电流。驱动FET可以作为单独的设备提供。然而，更紧凑的实施方式是在PNP晶体管的集电极区域内提供驱动FET。用户只能驱动由驱动FET的栅极呈现的负载，而不是提供由低增益双极晶体管提供的电流。可以提供驱动FET，使得FET的N型漏极区域由双极晶体管的N型区域14形成。在P型层20的一部分中提供N型掺杂24，以形成FET的源极端子。为了形成栅极，形成从设备的表面延伸到N-层14的沟槽30。沟槽由诸如氧化物，氮化物或聚酰胺的电介质32加衬，然后沟槽被填充导电材料34以形成栅电极。导电材料可以例如是金属或掺杂多晶硅。
区域24与形成PNP晶体管的集电极的材料20接触，并且可以从层20的表面获取电流，并且凭借栅极耗尽邻近绝缘体32的P型材料的电压，以及从而形成与绝缘体32相邻的N型沟道，可以向基极区域提供电流以使双极晶体管导通。
图3将驱动FET 40的电路符号叠加到图1所示的结构上，以便示出FET 40在IGBT中的有效位置。PNP晶体管的位置也被示出并标记为10。然而，图3还示出了N型区域24，P型区域20和N型区域14也形成垂直NPN晶体管42。垂直NPN晶体管是寄生元件，当被包括在图1的结构的等效电路图中时，如图4所示，示出了PNP晶体管10与寄生NPN晶体管42相互作用以形成寄生晶闸管50的电位。如果寄生晶闸管50切换到导通状态，则IGBT的控制丢失，并且设备将保持导通，而与施加到设备的栅极端子的控制电压无关。
IGBT的现有技术工作集中在防止寄生晶闸管50导通。主要的努力集中在使形成寄生晶体管42的基极和设备集电极节点54之间的寄生电阻52的硅的电阻52最小化。如图5所示，通过使N型区域24邻接形成到金属层(未示出)的集电极接触的高掺杂P+型区域60。区域24和26两者可以与金属层接触。
因此，嵌入式驱动FET可以为PNP晶体管提供基极电流。IGBT是一种成功的设备，并且将驱动信号从PNP双极晶体管所需的大电流转换为栅极电压的能力已经显着地有益于电路设计者。
然而，当电流增益接近于1时，驱动FET 40应该相对地大以提供大的基极电流。结果，IGBT的驱动FET具有相对较大的栅极，其又具有相对较大的栅极电容。其结果是快速地接通和关断IGBT(因为可以非常期望地节省它在高功率耗散状态中花费时间，其中它在暴露于大电压降的情况下通过大电流)，则栅极浪涌电流可能仍需要达到几安培，虽然持续时间短。较低的电流会导致较慢的开关时间。
为了减小栅极驱动电流，将期望减小栅极电容。这可以通过使驱动FET更小来完成，但是这又可以减少可以被提供给双极晶体管的基极的电流。双极晶体管基极电流要求可以通过增加其电流增益来减小，但这可能导致击穿电压下降。因此，IGBT设计者面临着击穿电压对击穿电压的折衷。由于IGBT的市场是高压控制，在大约30年左右减小驱动FET尺寸几乎没有进展，因为IGBT已经存在，因此用于开关IGBT的栅极电流也保持大。
本文提供了一种新结构以改善高压开关设备的性能。
发明人已经认识到，可以将载流子注入到半导体的完全耗尽区中。这种反直觉观察导致发明人开发一种设备，其中双极晶体管结构被修改为在其处于截止(非导通)状态时在其内具有完全耗尽区域。在处理诸如场效应晶体管的晶体管结构时，常见的是将完全耗尽区视为不支持传导，因为例如使用耗尽FET的沟道来关断设备以便禁止电流流动在其漏极和源极区之间。然而，发明人认识到，可以将FET偏置成夹断，以便在FET两端下降大的电压，但是仍然能够将载流子注入耗尽区域，使得可以开始流过设备的电流。此外，作为载流子的结果的电流流动导致FET导通，使得其不再在先前已经耗尽的半导体区域上下降大的电压，因此该设备不经受相对大量的功率耗散因为设备的有效导通电阻RON变得相对较小。
在本公开的实施例中，FET以双极晶体管串联形成，使得双极晶体管的集电极通向FET的沟道区域。该FET可以被认为是降压FET，因为其可以将双极晶体管看到的电压从电源电压降低到用于降压FET的夹断电压。双极晶体管可以被驱动为好像设备作为一个整体是双极晶体管，或者双极晶体管仍然可以与被布置为为双极晶体管提供基极电流的输入/驱动FET相关联。
图6是根据本公开制造的设备的有源部分的横截面。该设备(通常标示为100)形成半导体开关，并且如果提供输入/驱动FET 40，则用户可以表现得像是IGBT，否则它可以像具有相对高增益的相对高电压的双极晶体管那样起作用。在该示例中，设备100已经形成为垂直设备，因为这是形成高压开关的有效方式，因为晶片的深度可以用于设置设备100的击穿电压。因此，第一层112可以被合理地重掺杂，例如在每立方厘米1018个杂质的范围内，以形成可以看起来像形成IGBT或双极晶体管类设备100的集电极的接触区域。层114生长在这可以生长为外延层，并且在该示例中是可以非常类似于关于图1描述的N-区14的N型区域。区域114可以是许多微米厚，并且在该示例中为大约112微米厚，以便提供能够安全地操作为1200伏特的开关的设备。具有目前为止描述的构造的晶片是可商购的。在图6中以扩展形式示出了设备的最上面的区域118，但是没有示出与半导体区域的接触，尽管示出了绝缘层中的接触延伸的间隙。层114比第一层112更轻掺杂，例如具有每立方厘米约1013个dollar的掺杂浓度。层114可以被认为是形成FET的扩展沟道的电压下降区域。增加层114的厚度可以增加设备可以承受的最大电压，同时使层114更薄可以降低最大电压。
设备顶部的区域118以多种方式不同于图5所示的结构。如图6所示，区域118可以在设备100和设备100的顶表面下方延伸大约10微米，并且层112可以在设备100的顶表面下方大于100微米。
N型层120形成在由沟槽130限定(例如包围或环绕)的区域内，沟槽130衬有电介质材料132，并且以类似于结构30,32的方式包围导体134。然而，比较图6和图5，可以看出，在图5中不包括N型外延层114上方的掺杂区120。
图6所示的设备100的另一个特征是在该示例中形成在绝缘沟槽130的开口端部分下面并与其接触的P型掩埋区域122。P型层122可以有效地形成将N+区域120连接到外延N型区域114的相对窄的沟道124。绝缘沟槽130内的导电材料134可以有效地充当其沟道124在区域120和区域114之间延伸的FET的栅极端子的导体。沉积在用于形成区域122的埋层中的区域122和受主浓度的尺寸和/或在沟道124中的dollar浓度可以改变，以控制区域112和因此区域114应该与栅极相比的电压栅极材料134的电压以使得P型区域122之间的N型沟道区域124变得耗尽并因此限制N+区域120处的电位。在N+区域120上形成AP型区域150，并且在N+区域120上形成相对高度掺杂N+区152与区150形成。区120,150和152协作以形成垂直NPN晶体管160。
这是与关于图5描述的结构的另一个不同之处，其中在设备的整个本体中形成低增益PNP晶体管10。图6中的NPN晶体管的基极显着薄于图1中的PNP晶体管的基极，并且这可以产生更高的增益，更高的频率响应，但是更低的击穿电压。如图6所示，基极区150具有小于2微米的厚度。在其他实施方式中，基底可以具有小于5微米或小于10微米的厚度。
如果图6中所示的设备被用作高压NPN晶体管，则可以对发射极区152进行金属接触152a，并且可以通过方式形成到基极区150的金属接触158a如图7所示。在这种布置中，还可以对能够控制区域122的电压的导电材料134进行另外的金属触点134a。如图7所示，金属触点134a，152a和158a延伸穿过形成在介电层162(例如氧化物层)中的孔。这种结构的形成在本领域技术人员的知识范围内，并且在许多晶体管制造设备的标准硅或互补金属氧化物半导体(CMOS)工艺中提供。为了方便，区域134和触点134a可以连接到发射极触点152a，例如，如图15b所示。
图7的设备可以形成在具有位于管芯上的别处的驱动晶体管的管芯上，以便仿真IGBT功能。
然而，图6所示的结构也可以具有形成在其中的集成的垂直形成的驱动FET，使得可以形成IGBT等效设备，但是在双极晶体管部分中具有更高的增益。这可以通过修改设备的一部分以包括如图8所示的驱动FET(如图3或图5所示的FET)来实现。
可以通过用邻接或邻近一个或多个沟槽的壁的N+材料替换设备的一些部分中的P+区158来形成驱动FET，并且因此可以在形成发射极的同时完成这可能不会产生任何额外的处理步骤。在图8所示的设备中，N+区170形成驱动FET的源极。在图9中所示的等效电路中，驱动FET的源极(在图9中用215表示)连接到双极晶体管的基极，因此，可以不采取措施将区域170与基极150/158隔离。
回到图7和图8，双极晶体管的N型区域120还形成这些设备中的驱动FET 215的漏极。在使用中，驱动FET打开电流从集电极区120通过驱动FET的沟道流到区170的路径，其中电流然后流到区158并因此流到NPN晶体管的基极。区域158和170可以通过金属层彼此连接。
在如图6所示的该设备结构中，区域122在使用中被布置为当电压超过大约30伏特的夹断电压时完全夹断沟道124(但是夹断电压可以更大或者在其他实施方式中可以更小)，并且双极晶体管是非导通的。结果，由区域120,150和152形成的NPN晶体管200两端的电压被限制为30伏左右，而不管整个设备上的电势差可能超过1000伏。
该设备可以像具有集电极C和发射极E以及栅极G的IGBT一样看待用户。
为了使串联FET 210更加鲁棒，将串联FET提供为结FET是有利的。这可以避免形成栅极绝缘层，如在金属氧化物半导体场效应晶体管(MOSFET)中发现的，其可能在高电压下被损坏。结果，图6的沟槽132在其底部(如图所示定向)开口，使得由沟槽的绝缘壁界定的导体134与P+区122接触。导体134可以被提供为金属，或者它可以是更多的P+掺杂的硅，例如多晶硅。
返回到图9，可以看出，串联FET 210的栅极可以与双极晶体管200的发射极接触。因此，参考图8，可以利用导电材料134制成金属接触并连接到发射极触点。在这种情况下，如图8所示，沟槽区域可以通过附加壁218再分为两个区域220和222。附加壁218可以是由任何合适的电介质材料形成的绝缘壁。区域220形成到达串联JFET的P+区122的通孔。与N+掺杂物170相邻的区域222用作控制FET 215的栅极。区域222通过沟槽的绝缘材料界定在设备的所示表面下方，使得控制/驱动FET的栅极形成在绝缘阱，并且不应暴露于串联FET看到的高电压。这可以提供给驱动FET的栅极的驱动电压和由晶体管切换的电压之间的良好绝缘。然而，在某些实施方式中，驱动FET的MOSFET类型可以由结FET替代。
相对较小的驱动FET的形成，其在绝缘阱中具有较小的栅极意味着与驱动FET 215相关联的寄生栅极电容应该比常规IGBT的寄生栅极电容小得多。结果，可以大大减少在开关时的瞬变电流流动，即涌入电流，并且在导通和非导通状态之间驱动设备可以更容易和更少的功耗。驱动FET可以更小，因为双极增益可以比常规IGBT大得多。
图10a和10b示出了根据图7至图9的设备内的电势作为对于各种集电极电压Vc的处于截止状态的设备的距离的函数的图。图10a示出了当我们接近设备的发射极时电压减小，具有区域250，其中双极晶体管的集电极和发射极之间的电压Vce下降得更快。区域250在图10b中更详细地示出，并且示出了在某些实施例中，在距发射极(P+区122的中心)约6μm和双极晶体管的基极的边缘之间的距离处约为距发射极2μm，电压被限制为串联FET 210的夹断电压。因此，NPN双极晶体管不应暴露于危险电压。
回到图6，已经表明区域112是相对高度掺杂的。然而，没有指定掺杂的类型。可以看出，使得区域112为N+的N型掺杂形成自然的设备结构，因为这样形成了对FET的N型延伸。N+掺杂可以在每cm3 1019个或更多个杂质的区域中。
然而，并且较不直观地，区域112可以可选地被掺杂为P+，从而有效地与FET形成串联连接的PNP晶体管，其中区域122形成集电极，区域114形成基极，区域112形成发射极的PNP晶体管。PNP晶体管的基极电连接到串联FET的漏极。这种设备在图11中示出。另一区域280可以设置在P型区域112和N型外延层114之间。另一区域280可以相对于区域112和114非常薄。另一区域280可以相对高度地N型掺杂以形成抗穿通层。
在图12中示出了用于图11所示的结构的等效电路。将图12与图9进行比较，两个图都示出了通过输入绝缘栅极驱动FET 215接收其基极电流的NPN晶体管200。示出了JFET210与NPN晶体管200的集电极串联。然而，通过包括附加的P型掺杂，形成另一个PNP晶体管300，其发射极连接到一个端子310，其集电极连接到端子320。设备，端子310可以被认为是漏极或发射极，端子320是源极或集电极，并且端子330是栅极，因为其上通常没有DC电流。
由于两个双极晶体管一致地起作用，使得通过设备的电流Idev由下式给出，该设备可以呈现更高的增益：
Idev＝(βpnp+1)*(βnpn+1)*Imos 等式2
其中
βpnp是PNP晶体管的增益(其可以相当低)
βnpn是NPN晶体管的增益，
Imos是流过输入MOSFET的电流。
由于穿过N型外延层114的载流子是空穴，因此图11所示的布置具有比图6或图8所示的设备更低的导通电阻，但由于这些是少数载流子，它们比多数载流子慢，因此设备应当具有比图6所示的设备更慢的响应时间，其中穿过外延层114的载流子是电子并且多数载流子更快地移动通过层114。
在模拟中，相当大的双极晶体管电流在沟槽之间的垂直方向中间流动，并且在沟槽的端部之后遵循类似的路径。这还没有被发现是一个问题，但是可能有益的是使电流更均匀地分布在晶体管的体块中。这可以通过在串联FET中在夹断区域下方稍微形成不连续性来推进。这可以通过在FET的扩展沟道部分内设置不同掺杂浓度的区域来实现。以图6的布置作为示例，提供较低掺杂的小区域(在图13中标记为320)以扩散电流。相反掺杂的相对小的区域可替代地或另外地用于扩展电流。
图14是根据本发明的晶体管的实施方案的上表面的平面图。包含多个线性形成的发射极和栅极的沟槽区域通常表示为400。浮动掺杂沟槽402,404和406环绕设备以减小设备周围的E场的强度。沟槽区域400的部分410在图15a和15b中更详细地示出。浮动掺杂沟槽402,404和406可以以任何合适的形状围绕沟槽区域400。
在图15a和15b中，扩展区域410用于示出具有在其脚处闭合的沟槽的驱动晶体管结构可以形成为与串联FET的连接相邻。金属轨道430形成到作为驱动晶体管215的栅极的控制栅极的连接，驱动晶体管215可具有与关于图1所描述的结构类似的结构，除了驱动晶体管可仅占据相对小的面积(例如，约1％)的设备。如图15b所示，控制栅极430连接到在其底部由电介质材料432封闭的沟槽。N+注入434邻近沟槽的绝缘壁形成，并且电连接到沟槽的P+注入436设备。向控制电极430施加正电压可导致闭合沟槽中的绝缘栅极材料438耗尽邻近沟槽的P型材料，从而将电流从集电极材料120经由耗尽沟道传导到N+注入434。这里，可以拾取电流并将其提供给IGBT的基极区域，通常标记为450，或者电流可以被传输到区域436，并且注入到与驱动FET相邻形成的晶体管的基极层150中，并且由栅极430，并且由与驱动FET相关联的双极晶体管获得的附加电流可以被提供给IGBT设备的基极区。这可以给出驱动FET和达林顿晶体管配置，其已经在图15b中示出。在区域450中，其中FET的栅极连接到与IGBT发射极相同的电位，沟槽在其底部开口，使得植入物122可保持在如关于图6所讨论的发射极电压。配置覆盖晶体管的沟槽式发射极/基极区域的大部分，例如约99％。
如前所述，串联连接的FET可以被布置为“夹断”以保护双极晶体管。将设备夹断的能力可取决于从每个栅极注入122延伸的耗尽区能够延伸超过设备的相关沟道的宽度的约一半以上。
图16示出了具有标为Wb的基极深度和限定沟道宽度的注入区域122之间的距离用2a表示的设备结构。在图16中，集电极掺杂浓度为Nc。一般来说，为了良好的电流处理，需要相对高度掺杂的集电极
Jmax＝NceVsat 等式2
其中Jmax是最大电流密度，e是电子上的电荷，Vsat是半导体材料的饱和电压。
然而，Nc也可以在串联连接的FET的夹断电压中以及在双极晶体管的击穿电压中起作用。夹断电压Vp由下式给出
Figure BDA0001149216310000111
其中a是晶体管的宽度的一半(注入区域122之间的距离的一半，因为每个区域可以随着施加的沟道到栅极电压而生长，所以我们只能考虑每个耗尽区域生长半个沟道宽度的要求)并且εsi是半导体(通常为硅)的介电常数。硅的相对介电常数约为11.68。Nc是等式3中的SI单位，因此表示为每立方米的杂质。因此，例如，dollar浓度和因此的1017cm-3将变为1023m-3。
因此，增加Nc增加夹断电压，如同使设备更宽一样。
转向双极晶体管击穿电压，BVceo可以表示为。
Figure BDA0001149216310000121
其中Emax是常数并且表示设备的材料在击穿之前可以承受的最大E场，并且其可以与最大设备电压Vmax相关。
Emax＝Vmax/Wb 等式5
由于我们想要在双极晶体管损坏之前发生夹断，我们可以写。
Figure BDA0001149216310000122
这给出了由在区域122之间留下的间隙，夹断电压，击穿电压和最大电流密度限定的沟道宽度之间的关系。
为了给出功能设备尺寸的指示，对于图16所示的设备：
2a＝1μm(但通常可以在0.5μm和3μm之间的范围)；
D1＝约0.5μm至0.6μm；
D2为约0.7μm；
D3约为0.3μm；和
D4约为0.7μm。
这些尺寸仅作为示例给出并且不是限制性的，因为可以根据这里讨论的原理和优点实现其他设备尺寸。沟道区中的掺杂浓度可以相当大地变化，给予设计者对FET夹断电压的相当大的控制。
总之，提供串联连接的FET以保护双极晶体管免受过电压，但是双极晶体管可以用于通过被夹断的FET的沟道注入载流子，以便将其接通。这可以允许使用更高增益的双极晶体管。由于其较高的增益，双极晶体管对于给定的设备电流消耗较少的栅极电流，因此驱动双极晶体管的设备可以提供较少的电流。这允许使用更小的驱动FET，导致减小的栅极电容。
上述实施例中的半导体区域的掺杂可以在P型和N型之间反转，以形成与JFET结合的更高增益的PNP晶体管。晶体管设备已经在平面图中绘制有几个配置，但是根据本文所讨论的任何原理和优点也可以实现其它形状(线性，赛道等)。
这里提出的权利要求是适于在USPTO中使用的单个依赖性格式，然而，应当假定每个权利要求旨在依赖于相同类型的任何前述权利要求，除非明显不可能。
本公开的各方面可以在各种电子设备中实现。例如，本文所讨论的任何设备可以在需要切换高电压的电子设备中实现。这种高电压可以是至少约100伏特或至少约200伏特。在某些实施例中，本文所论述的设备在切换至少约1000伏特或至少约1200伏特的高电压的电子设备中可为特别有利的。电子设备的示例可以包括但不限于消费电子产品，电子产品的部件，例如封装的开关部件，电子测试设备，蜂窝通信基础设施等。电子设备的示例可以包括但不是电动机控制器，逆变器，精密仪器，医疗设备，无线设备，电器，车辆电子系统等。此外，电子设备可以包括未完成的产品。
除非上下文明确要求，否则在整个说明书和权利要求书中，词语“包括”，“包括”，“包含”，“正包含”等应以包括的意义来解释，排他性或穷举性；也就是说，在“包括但不限于”的意义上。如这里一般使用的词语，“耦合”是指可以直接或通过一个或多个中间元件连接的两个或更多个元件。同样，如本文中通常使用的词语，“连接”是指可以直接连接或通过一个或多个中间元件连接的两个或更多个元件。另外，当在本申请中使用时，词语“本文”，“上方”，“下方”和类似含义的词语应当是指本申请的整体，而不是本申请的任何特定部分。在上下文允许的情况下，在上面的使用单数或复数的某些实施例的具体实施方式中的单词也可以分别包括复数或单数。在上下文允许的情况下，涉及两个或更多个项目的列表的词语“或”旨在覆盖该词语的所有以下解释：列表中的任何项目，列表中的所有项目，以及列表中的项目的任何组合。
此外，本文使用的条件语言，诸如“可以”，“可能”，“可能”，“可以”，“例如”，“例如”，“诸如”等等之类的除其他之外，特定地另外说明或在所使用的上下文中另外理解，通常旨在表达某些实施例包括某些特征和/或元件，而其他实施例不包括某些特征和/或元件。因此，这样的条件语言通常不旨在暗示特征和/或元件以任何方式对于一个或多个实施例是必需的，或者一个或多个实施例必须包括这些特征和/或元件。
尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式给出，并且不旨在限制本公开的范围。实际上，本文描述的新颖的设备，方法和系统可以以各种其它形式实施；此外，在不脱离本公开的精神的情况下，可以进行在此描述的方法和设备的形式的各种省略，替换和改变。例如，虽然以给定的布置呈现了设备，但是备选实施例可以利用不同结构来执行类似的功能，并且给定设备的一些部分可以被删除，移动，添加，细分，组合和/或修改。上述各种实施例的元件和动作的任何合适的组合以提供另外的实施例。实际上，参考本文公开的任何实施例讨论的任何原理和优点可以结合本文所讨论的任何其它合适的特征来应用。所附权利要求及其等同物旨在覆盖落入本公开的范围和精神内的这些形式或修改。

Claims (20)

1.一种电流流动控制设备，包括：
双极晶体管；
与所述双极晶体管串联的垂直结型场效应晶体管，
其中，所述双极晶体管和所述垂直结型场效应晶体管共享半导体的第一区域，
其中，所述垂直结型场效应晶体管包括掺杂半导体掩埋区域，所述掺杂半导体掩埋区域与设置在绝缘壁之间的导体物理接触，并且
其中，所述垂直结型场效应晶体管具有夹断电压，并被配置为将所述双极晶体管两端的电压限制为夹断电压。
2.根据权利要求1所述的电流流动控制设备，其中，所述第一区域形成所述双极晶体管的集电极和所述垂直结型场效应晶体管的漏极。
3.根据权利要求2所述的电流流动控制设备，其中，所述双极晶体管的集电极由绝缘沟槽界定，并与形成所述垂直结型场效应晶体管的扩展沟道的较少掺杂半导体区域连接，其中所述绝缘沟槽包括所述绝缘壁。
4.根据权利要求3所述的电流流动控制设备，其中，所述双极晶体管的发射极区和基极区由所述绝缘沟槽界定。
5.根据权利要求1所述的电流流动控制设备，其中，所述双极晶体管是NPN器件。
6.根据权利要求1所述的电流流动控制设备，其中，所述掺杂半导体掩埋区域和另一掩埋区域包括与所述双极晶体管的集电极相反的类型的半导体，并被形成为围绕来自所述双极晶体管的载流子流动路径，所述掩埋区域和所述另一掩埋区域被配置为调制所述垂直结型场效应晶体管的沟道宽度。
7.根据权利要求1所述的电流流动控制设备，其中，到所述垂直结型场效应晶体管的栅极区域的连接通过所述导体。
8.根据权利要求1所述的电流流动控制设备，还包括形成在所述垂直结型场效应晶体管的沟道中的间断，以使得载流子在所述沟道内分散。
9.根据权利要求1所述的电流流动控制设备，还包括与所述双极晶体管集成的驱动场效应晶体管，以为所述双极晶体管提供基极电流。
10.根据权利要求9所述的电流流动控制设备，其中，用于所述驱动场效应晶体管的源极的掺杂区域邻接或通过另一导体电连接到形成所述双极晶体管的基极的掺杂区域。
11.根据权利要求1所述的电流流动控制设备，其中，所述双极晶体管被配置为：在所述垂直结型场效应晶体管被夹断时，将载流子注入到所述垂直结型场效应晶体管的耗尽区中，以启动电流。
12.根据权利要求1所述的电流流动控制设备，其中，所述垂直结型场效应晶体管包括垂直沟道，其中所述垂直沟道通过相对的半导体区域界定，并且所述相对的半导体区域之间的间隔和所述垂直沟道内的掺杂浓度定义所述夹断电压。
13.根据权利要求1所述的电流流动控制设备，还包括驱动场效应晶体管，所述驱动场效应晶体管被配置用于为所述双极晶体管提供基极电流，其中所述驱动场效应晶体管包括栅极，所述栅极位于通过附加的绝缘壁与所述导体分离的绝缘阱中。
14.根据权利要求1所述的电流流动控制设备，其中，所述电流流动控制设备是集成的栅极双极晶体管，并且所述双极晶体管的基极连接到与所述垂直结型场效应晶体管的栅极不同的节点。
15.一种电流流动控制设备，包括：
连接到第一电流流动节点的发射极区；
连接到第二电流流动节点的集电极区，其中所述集电极区在空间上延伸；以及
掩埋掺杂区，与所述集电极区的空间上延伸的部分邻接，所述掩埋掺杂区与设置在绝缘壁之间的导体物理接触，所述掩埋掺杂区被布置为当集电极电压超过第一值时，使所述集电极区的空间延伸的部分的一部分夹断，并且其中基极区和发射极区能够响应于基极电流而操作以将载流子注入到所述空间延伸的集电极区的夹断部分中以使电流流动。
16.根据权利要求15所述的电流流动控制设备，其中，所述掩埋掺杂区被与所述集电极区的空间延伸的部分的相邻区域相反地掺杂，并且在使用中形成垂直结型场效应晶体管。
17.一种控制电流流动的方法，所述方法包括：
提供根据权利要求1-14中任一所述的电流流动控制设备，其中彼此耦合的所述双极晶体管和所述垂直结型场效应晶体管使得当所述垂直结型场效应晶体管处于夹断状态时，所述双极晶体管将载流子注入到夹断区域中，以启动电流。
18.根据权利要求17所述的方法，其中，所述垂直结型场效应晶体管被偏置使得当所述双极晶体管两端的电压超过阈值时其沟道夹断。
19.根据权利要求18所述的方法，其中，所述阈值小于40伏特。
20.根据权利要求17所述的方法，其中，垂直沟道的空间范围限定夹断电压，并且其中所述沟道由半导体的相对区域界定，并且所述相对区域之间的间隔连同所述沟道内的掺杂浓度定义所述夹断电压。
CN201610986436.1A 2015-11-10 2016-11-10 Fet-双极晶体管组合以及包括该fet双极晶体管组合的开关 Active CN106684084B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/937,705 2015-11-10
US14/937,705 US9935628B2 (en) 2015-11-10 2015-11-10 FET—bipolar transistor combination, and a switch comprising such a FET—bipolar transistor combination

Publications (2)

Publication Number Publication Date
CN106684084A CN106684084A (zh) 2017-05-17
CN106684084B true CN106684084B (zh) 2020-03-24

Family

ID=58668059

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610986436.1A Active CN106684084B (zh) 2015-11-10 2016-11-10 Fet-双极晶体管组合以及包括该fet双极晶体管组合的开关

Country Status (3)

Country Link
US (1) US9935628B2 (zh)
JP (2) JP2017092472A (zh)
CN (1) CN106684084B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1242874A (zh) * 1996-11-13 2000-01-26 艾利森电话股份有限公司 横向双极型场效应复合晶体管及其制作方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5367368A (en) * 1976-11-29 1978-06-15 Sony Corp Semiconductor device
JPS5489581A (en) * 1977-12-27 1979-07-16 Sony Corp Composite transistor circuit
JPS5919474B2 (ja) * 1978-09-11 1984-05-07 三菱電機株式会社 半導体装置
US4329705A (en) * 1979-05-21 1982-05-11 Exxon Research & Engineering Co. VMOS/Bipolar power switching device
US4306145A (en) 1979-12-28 1981-12-15 Sperry Corporation High stability no feedback optical transistor amplifier system
JPS6016563U (ja) * 1984-06-07 1985-02-04 日本電気株式会社 半導体集積回路装置
US4688161A (en) 1986-07-16 1987-08-18 Vari-Lite, Inc. Regulated power supply apparatus and method using reverse phase angle control
US4835586A (en) * 1987-09-21 1989-05-30 Siliconix Incorporated Dual-gate high density fet
JP2581247B2 (ja) * 1989-03-06 1997-02-12 富士電機株式会社 伝導度変調型ｍｉｓｆｅｔを備えた半導体装置
JPH0316358U (zh) * 1989-06-29 1991-02-19
JP2519369B2 (ja) * 1992-03-05 1996-07-31 株式会社東芝 半導体装置
SE500814C2 (sv) 1993-01-25 1994-09-12 Ericsson Telefon Ab L M Halvledaranordning i ett tunt aktivt skikt med hög genombrottsspänning
EP0629001B1 (en) * 1993-06-10 1998-07-29 Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno Integrated monolithic structure of a vertical bipolar transistor and a vertical MOSFET transistor
CN1035294C (zh) * 1993-10-29 1997-06-25 电子科技大学 具有异形掺杂岛的半导体器件耐压层
JP3189576B2 (ja) * 1994-06-09 2001-07-16 日産自動車株式会社 半導体装置
JP3709668B2 (ja) * 1997-09-02 2005-10-26 ソニー株式会社 半導体装置とその製造方法
US6262600B1 (en) 2000-02-14 2001-07-17 Analog Devices, Inc. Isolator for transmitting logic signals across an isolation barrier
EP1618712A2 (en) 2003-04-30 2006-01-25 Analog Devices, Inc. Signal isolators using micro-transformers
US20050067630A1 (en) 2003-09-25 2005-03-31 Zhao Jian H. Vertical junction field effect power transistor
JP4538211B2 (ja) * 2003-10-08 2010-09-08 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
EP1617476A3 (en) * 2004-07-16 2007-12-26 Power Electronics Design Centre Vertical integration in power integrated circuits
GB0417749D0 (en) 2004-08-10 2004-09-08 Eco Semiconductors Ltd Improved bipolar MOSFET devices and methods for their use
US6906356B1 (en) * 2004-09-27 2005-06-14 Rockwell Scientific Licensing, Llc High voltage switch
US7719080B2 (en) * 2005-06-20 2010-05-18 Teledyne Scientific & Imaging, Llc Semiconductor device with a conduction enhancement layer
JP2008060152A (ja) * 2006-08-29 2008-03-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP5303839B2 (ja) * 2007-01-29 2013-10-02 富士電機株式会社 絶縁ゲート炭化珪素半導体装置とその製造方法
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
JP2012253241A (ja) * 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法
US9209091B1 (en) 2011-08-05 2015-12-08 Maxim Integrated Products, Inc. Integrated monolithic galvanic isolator
WO2013031212A1 (ja) * 2011-08-29 2013-03-07 次世代パワーデバイス技術研究組合 双方向素子、双方向素子回路および電力変換装置
CN103165651A (zh) * 2011-12-12 2013-06-19 上海华虹Nec电子有限公司 增加驱动电流能力绝缘栅双极型晶体管结构
US9082790B2 (en) 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch
JP6287469B2 (ja) * 2014-03-28 2018-03-07 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
EP2996246B1 (en) 2014-09-15 2020-04-22 Analog Devices Global Unlimited Company Methods and structures to generate on/off keyed carrier signals for signal isolators

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1242874A (zh) * 1996-11-13 2000-01-26 艾利森电话股份有限公司 横向双极型场效应复合晶体管及其制作方法

Also Published As

Publication number Publication date
JP2020074362A (ja) 2020-05-14
JP2017092472A (ja) 2017-05-25
US20170134019A1 (en) 2017-05-11
US9935628B2 (en) 2018-04-03
JP7046879B2 (ja) 2022-04-04
CN106684084A (zh) 2017-05-17

Similar Documents

Publication Publication Date Title
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
EP3017478B1 (en) Lateral power semiconductor transistors
CN105280711B (zh) 电荷补偿结构及用于其的制造
CN102412289B (zh) 半导体器件
US9698256B2 (en) Termination of super junction power MOSFET
KR102246570B1 (ko) 전력 반도체 장치
CN113611750B (zh) Soi横向匀场高压功率半导体器件及制造方法和应用
US9123801B2 (en) Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
US11610976B2 (en) Semiconductor device including a transistor with one or more barrier regions
US10700193B2 (en) Power device
US8946817B2 (en) Semiconductor device with compensation regions
JP6316908B2 (ja) Ｆｅｔ−バイポーラトランジスタの組み合わせ
US7714407B2 (en) Semiconductor device and method of forming a semiconductor device
CN106684084B (zh) Fet-双极晶体管组合以及包括该fet双极晶体管组合的开关
WO2021030490A1 (en) High density power device with selectively shielded recessed field plate
JP2006526272A (ja) 高速切替え速度を有する電源装置及びその製造方法
KR20180005004A (ko) 반도체 소자 및 그 제조 방법
CN106920841B (zh) 多区域的功率半导体器件
Choi et al. Dual-channel SOI LIGBT with improved latch-up and forward voltage drop characteristics
KR20220121393A (ko) 소스 영역 면적이 감소된 슈퍼정션 반도체 소자 및 제조방법
JP2005109226A (ja) トレンチ横型伝導度変調半導体装置および半導体装置の製造方法
KR20160004563A (ko) 전력 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Bermuda (UK), Hamilton

Patentee after: Analog Devices Global Unlimited Co.

Address before: Bermuda (UK), Hamilton

Patentee before: ANALOG DEVICES GLOBAL

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220110

Address after: Limerick

Patentee after: ANALOG DEVICES INTERNATIONAL UNLIMITED Co.

Address before: Bermuda (UK), Hamilton

Patentee before: Analog Devices Global Unlimited Co.